JPS6315680B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電荷結合素子（以後CCDと記す）に
関する。

CCDは1970年に米国のベル研究所において発
明され、以後世界各国で精力的な開発が進めら
れ、現在固体撮像素子やアナログ信号処理用デバ
イスあるいはデイジタルメモリ等の応用を目的と
した開発が行なわれており、既に一部のものに関
しては製品化もなされている。それらの応用のな
かでもCCD遅延線はアナログ信号処理用デバイ
スとしての最も基本的な応用分野である。この
CCD遅延線は一般に外部からの信号を電荷量に
変換する入力部、電荷を順次転送するための転送
部および電荷を電圧に変換してとり出す出力部に
より構成されている。従来のCCD遅延線の出力
部の構成は浮遊拡散層を用いた電荷検出法と浮遊
ゲートを用いた検出法とに大別される。このうち
浮遊ゲートを用いる電荷検出法はCCDを転送さ
れる電荷と、CCDの転送チヤネル上層部に設け
られる浮遊ゲートとの間の静電容量を介して、転
送電荷量に比例した電圧が浮遊ゲートに誘起され
るため、CCD内部を転送される信号電荷を非破
壊的に読み出すことができるという特徴を有して
いる。以下に従来の浮遊ゲートによる出力法に関
して先づ説明する。なお、以下の説明では説明を
簡単にするために表面チヤネルCCDを用いた場
合について行ない、半導体基板はＰ型基板であり
転送されるキヤリアは電子とする。

第１図および第２図は従来の浮遊ゲートを用い
たCCDの出力部断面図を示す。第１図および第
２図において１，２，２１は駆動電圧を供給する
ための端子、６，７，９，１０はCCDの転送電
極、８は浮遊ゲート、３は浮遊ゲートと出力アン
プ４とを結ぶ配線、１５は直流バイアスゲート、
１４は直流バイアスゲート１５に直流電圧を印加
するための端子、５はアンプ４の出力端子、１１
は絶縁膜、１２は半導体基板、１３は信号電荷、
２４はプリセツトトランジスタ、２３はトランジ
スタ２４のゲートにプリセツトパルスを印加する
ための端子、２２はトランジスタ２４のドレイン
端子である。

第１図に示すデバイスは2 1/2相駆動により動
作する。端子１および２には互いに120゜ずつ位相
のずれたパルスが印加され、浮遊ゲート８はその
オフセツトレベルが前記パルス電圧の約1/2に設
定されるように端子１４を通してバイアス電極１
５に適当な直流電圧を印加して調整される。第１
図に示すデバイスでは電極７，８，９の三つの電
極でCCDの一素子が構成されている。信号電荷
の転送は通常のCCDの電荷転送動作により転送
され信号電荷１３が浮遊ゲート８の直下に転送さ
れたとき、この信号電荷１３と浮遊ゲート８との
間の静電容量を介して信号電荷１３の量にほぼ比
例した電圧が浮遊ゲートに誘起され、この電圧が
出力アンプ４を介して出力電圧として外部に読み
出される。このとき信号電荷１３は浮遊ゲート８
の直下に保持されたままで消滅することはなく、
さらに隣接する電極へと転送可能な状態にあるた
め、この読み出し法は非破壊的な出力法と言え
る。今信号電荷とそれによつて誘起される電圧と
の関係について考えてみると、誘起される電圧の
値は信号電荷１３と浮遊ゲート８との間の静電容
量が小さい程大きく、浮遊ゲート８から見込む対
接地間容量および信号電荷１３から見込む対接地
間容量すなわち空乏層容量が小さい程大きくな
る。さらに信号電荷量と誘起される電圧との線形
性は前記各容量が一定である方がよい。しかしな
がら実際は前記空乏層容量は信号電荷量に依存す
るほかに、信号電荷がない状態でも浮遊ゲートの
直流的な電位の値によつても変化する。今例えば
第１図において電荷が左方から右方へと転送され
ると仮定すれば信号電荷が浮遊ゲート８に隣接す
る左方の転送電極直下から浮遊ゲート直下へと転
送される際に端子２から印加されるパルス電圧の
トランジエント時に、転送ゲート電極７と浮遊ゲ
ート電極８あるいは前記空乏層容量との間に存在
する浮遊容量を介して浮遊ゲート電極８あるいは
前記空乏層容量の電位が変化する。この変化の仕
方は信号電荷が転送過程にあり信号電荷の存在す
る量によつて前記空乏層容量が変化することを考
慮すればこの空乏層容量の時々刻々の変化の仕方
に左右される。すなわちフイードスルー成分が信
号電荷に依存して変化する。このため浮遊ゲート
８に誘起される電圧は必ずしも信号電荷の量に比
例しなくなる欠点があつた。

一方第２図に示されるデバイスでは、プリセツ
トトランジスタ２４によつて浮遊ゲート８は、信
号電荷が転送されてくる前に一旦基準電位にセツ
トされる。この動作はプリセツトトランジスタ２
４のゲート端子２３からプリセツトパルスを印加
することによりトランジスタ２４を導通状態とし
てドレイン端子２２に印加された電圧に浮遊ゲー
ト８の電位を設定する。このプリセツト動作は信
号電荷１３が浮遊ゲート８直下に転送されてくる
以前に完了する。プリセツト動作が完了した後は
トランジスタ２４は非導通状態となり浮遊ゲート
８は電気的に外部とは分離される。次に信号電荷
１３が転送されてくることにより浮遊ゲート８に
電圧が誘起され、この電圧は出力アンプ４を介し
て出力端子５から読み出される。本素子では前記
した第１図に示す素子と比較してバイアスゲート
電極１５が不要なため電荷検出感度が高いという
利点はあるものの前記した隣接する転送電極に印
加するパルス電圧のフイードスルーの影響を大き
く受けやすく、浮遊ゲート８の直流電位が一定に
決まりにくい等の欠点をもつている。

さらに第１図あるいは第２図に示される従来の
素子の駆動法は2 1/2相あるいは3 1/2相による
駆動法が用いられているが、これらの駆動法では
相数が多いため周辺回路が複雑で消費電力が多く
なる等の欠点があつた。

本発明の目的は、前記従来の欠点を除去せしめ
た電荷結合素子およびその駆動法を提供すること
にある。本発明によれば、一導電形を有する半導
体基板上に形成され、該半導体基板主表面が絶縁
膜で覆われ、該絶縁膜上に複数の転送電極と電気
的な浮遊電極と、該浮遊電極の電位変化を検出す
る手段とを具備した電荷結合素子において、前記
浮遊電極に隣接し電荷転送方向の後方に位置する
第１の電極と、電荷転送方向の前方に位置する第
２の電極と、該第２の電極に接し電荷転送方向の
前方に位置する第３の電極と、前記浮遊電極の電
位をプリセツトするために該浮遊電極に接続され
ている電気的スイツチとを有し、前記第１の電極
には直流電圧を印加するための入力端子が、また
前記第２の電極には前記転送電極に印加されるパ
ルス電圧とは異なるパルス電圧を印加するための
入力端子が、前記転送電極に接続されている端子
とは別に設けられていることを特徴とする電荷結
合素子が得られる。また、本発明によれば、一導
電形を有する半導体基板上に形成され、複数の転
送電極と、プリセツト用スイツチを接続された浮
遊電極と、該浮遊電極に隣接して電荷転送方向の
後方および前方に位置する第１および第２の電極
と、該第２の電極に隣接し前記浮遊電極の反対側
に設けられた第３の電極と、前記浮遊電極の電位
変化を検出する手段とを具備する電荷結合素子の
前記複数の転送電極には、任意の相数の駆動電圧
を印加し、前記第１の電極には、前記浮遊電極直
下に移動して来た転送電荷がすべて該浮遊電極直
下に蓄積されるような直流電圧を印加し、転送周
期と同一周期で高レベルと低レベルの繰り返し電
圧が印加されている前記第３の電極の電圧が高レ
ベルの時間内において前記浮遊電極の電位変化を
検出する手段を用いて第１の転送電荷による浮遊
電極の電位変化を検出後、前記第２の電極に印加
する電圧を高レベルにし前記浮遊電極直下に蓄積
されている第１の転送電荷を該第３の電極直下へ
移動させ、他方、前記浮遊電極の電位変化を検出
後、該浮遊電極に接続されているスイツチを閉
じ、該浮遊電極の電位が前記駆動電圧の高レベル
の約1/2となるべく電圧に設定し、次に、該第１
の転送電荷がすべて第３の電極の直下へ移動し、
該転送電荷より一転送周期だけ遅れて電荷転送素
子内を転送されている第２の転送電荷が浮遊電極
の直下へ移動して来る以前に、前記第２の電極に
印加されている電圧を低レベルにし、第３の電極
の直下に蓄積されている転送電荷を次の転送電極
へ移動する際の電荷の逆流を防止し、他方、該第
１の転送電荷がすべて第３の電極の直下へ移動
し、該第２の転送電荷が浮遊電極の直下へ移動し
て来る以前に、前記浮遊電極に接続されているス
イツチを非導通にすることにより該浮遊電極を浮
遊状態にし、しかる後に、前記第３の電極に印加
されている電圧を低レベルにし、該第３の電極の
直下に蓄積されている第１の転送電荷を次の転送
電極の直下へ移動させると共に、前記第２の転送
電荷を該浮遊電極の直下へ導くことを特徴とする
電荷結合素子の駆動法が得られる。

以下、本発明について図面を用いて詳細に説明
する。

第３図ａは、本発明による素子の一実施例を示
し、第４図は、その一駆動法の説明図であり、ま
た、第３図ｂは、第４図に示される各時間毎の各
転送電極下のチヤネル電位分布を示している。第
３図ａは２相駆動あるいは1 1/2相駆動によるデ
バイスの断面図の主要部を示し、３６〜４２は
CCDの転送電極、４４は浮遊ゲート電極、４３
は浮遊ゲート電極４４に隣接する第１の電極、４
５は浮遊ゲート電極４４に隣接する第２の電極、
４６はこの第２の電極に隣接する第３の電極であ
る。４７は浮遊電極４４をプリセツトするための
MOSトランジスタ（略してMOSTと称す）であ
り、MOST４７のソース端は、浮遊電極４４と
電気的に接続されている。そして、MOST４７
のドレイン端には、端子３４を介して直流電圧が
印加される。また、該MOSTのゲートには、端
子３５を介してパルス電圧が印加される。もし、
端子３５を介して印加されるパルス電圧が高電位
であれば、MOST４７のソース，ドレイン間は
導通状態となり、浮遊電極４４は、端子３４を介
して印加されている直流電圧にプリセツトされ
る。そして、端子３５を介して印加されるパルス
電圧が低電位に戻れば、MOST４７は非導通状
態となり、浮遊電極４４は、完全に外部から切り
離され、浮遊状態になる。なお、４７は、本発明
の一例としてMOSTスイツチを用いているが、
浮遊電極４４をプリセツトする機能を有するスイ
ツチであれば、いかなるものでもよい。

電極３７と３８，３９と４０，４１と４２はそ
れぞれ一組で一転送電極を形成し、それぞれ配線
により、端子３１あるいは３２に共通に接続され
ている。また、電極３７，３９，４１の直下の領
域には、２相駆動あるいは1 1/2相駆動法におい
て信号電荷の転送方向を決めるための手段５２〜
５４が設けられている。５２〜５４は、通常半導
体基板４９と同一導電形を有し、半導体基板より
高濃度の半導体領域によつて形成される。４８は
絶縁膜、５０は出力アンプ、５１は信号出力端子
である。本実施例においては、端子３１，３２に
はそれぞれ第４図に示すφ₁パルス電圧７１、φ₂
パルス電圧７２が印加され、端子３５，５２には
それぞれ第４図に示すφ_Rパルス電圧７４、φ_Pパ
ルス電圧７３が印加される。また端子３３には、
ある定められた直流電圧が印加される。本実施例
では、電極４６は端子３２に接続されているが、
独立に用いてもよい。第４図には、各端子３１，
３２，３５，５２に印加されるそれぞれのパルス
電圧φ₁７１，φ₂７２，φ_P７３，φ_R７４と出力端
子５１から得られる出力波形v₀を示す。

次に、第３図および第４図を用いて本素子の動
作を説明する。今、第３図ａにおいて、端子３
１，３２にそれぞれ第４図のφ₁パルス電圧７１、
φ₂パルス電圧７２を印加し、端子５２には、φ_P
パルス電圧７３が、端子３５にはφ_Rパルス７４
が印加されているものとする。まず、時刻t₀で
は、信号電荷６０，６１は、それぞれ転送電極３
８，４２直下の電荷蓄積領域に存在する。この時
の各電極直下のチヤネル電位の模式図および信号
電荷の位置は第３図ｂのt₀に示されている。この
時、φ_Rパルス電圧は既に低電位に戻つているた
めに、浮遊電極４４は浮遊状態になつている。次
に、時刻t₁において、φ₁パルス電圧とφ₂パルス電
圧が互いにその極性を反転すると、電荷は第３図
ａの右方へと転送され、時刻t₂においては、信号
電荷６０は電極４０の直下へ、信号電荷６１は浮
遊電極４４直下へと転送され蓄積される。この信
号電荷６１は、浮遊電極４４との間に存する静電
容量を介して浮遊電極の電位変化となつて現わ
れ、アンプ５０を通して読み出される。この時浮
遊電極４４は、第２の電極４３により転送電極４
２とは交流的にシールドされており、転送電極４
２に印加されているφ₂パルス電圧７２が高電位
から低電位に遷移する時刻、すなわち、時刻t₁で
の転送電極４２との静電結合による浮遊電極４４
の電位変化はない。したがつて浮遊電極４４の電
位変化は信号電荷のみに依存し、出力信号の歪は
小さくなる。次に、時刻t₃において、φ₁パルス電
圧７１とφ₂パルス電圧７２の極性が反転すると、
信号電荷６０は、電極４０直下から電極４２直下
へと転送される。しかしながら信号電荷６１は浮
遊電極４４直下に保持されたままの状態、すなわ
ち、信号のホールドがなされている。次に、時刻
t₄において、電極４５に印加されているφ_Pパルス
電圧７３が低電位から高電位へと変化し、時刻t₅
になると、φ₂パルス電圧７２、φ_Pパルス電圧７
３は共に高電位となり、これら各パルスが印加さ
れる電極４５，４６直下のチヤネル電位が高くな
り、信号電荷６１は、浮遊電極４４直下から電極
４５，４６直下へ移動する。浮遊電極４４直下の
信号電荷がすべて電極４５，４６直下へ移動した
後、φ_Pパルス電圧７３を高電位から低電位へと
遷移し、時刻t₆では、信号電荷６１は電極４６直
下のみに蓄積されるようになる。また、電極４５
は低電位であるため、この電極４５直下のチヤネ
ル電位は低く、信号電荷をさらに次の電極へ転送
する際の信号電荷の逆流を防ぐ障壁となる。次
に、φ_Rパルス電圧７４が低電位から高電位にな
り、時刻t₇になると、MOSTスイツチ４７のソー
ス・ドレイン間は導通状態となり、浮遊電極４４
は、端子３４に印加されている電圧にプリセツト
される。さらに、φ_Rパルス電圧７４が高電位か
ら低電位に戻り、時刻t₈になると、MOSTスイツ
チのソース・ドレイン間は再び非導通状態とな
り、浮遊電極４４は浮遊状態になる。以上、時刻
t₀からt₈までで１周期の転送過程を終了し、以後
同様の動作が繰り返される。以上、一実施例を用
いて、本発明の構造および駆動方法を示したが、
φ_Pパルス電圧、φ_Rパルス電圧の関係は第４図に
限らない。すなわち、φ_Rパルス電圧は、電極４
６に印加されているパルス電圧が高電位時であつ
て、信号電荷による浮遊電極の電位の変化を検出
後、φ_Pパルス電圧が高電位となり、浮遊電極直
下の信号電荷がすべて電極４５，４６直下へ移動
する間φ_Pパルス電圧が高電位であればよく、ま
た、φ_Rパルス電圧は、浮遊電極の電位の変化を
検出後、浮遊電極直下の信号電荷がすべて電極４
５，４６直下へ移動する間、高電位であればよ
い。そして、次の信号電荷が浮遊電極４４の直下
へ移動して来る時には、両パルス電圧は既に低電
位に戻つておればよい。したがつて両パルス電圧
は、上記条件を満足しさえすればどのような位置
関係でもかまわない。第５図は、第３図の実施例
をさらに簡単化したものである。すなわち、第１
３図における端子３５と５２を接続し、MOST
４７および第２の電極４５に共通のパルスを印加
できるようにしたものであり、従来の二相駆動法
で用いられたパルス電圧のみで動作が可能であ
る。

以上の説明では、２相駆動を例として説明した
が、同一構造の素子を用いて、例えば、φ₁パル
ス電圧の代わりに直流電圧を用い、この直流電圧
の値をφ₂パルス電圧の高電位と低電位のまん中
付近に設定すれば、いわゆる1 1/2相駆動として
動作させることも可能である。さらにこの1 1/2
相駆動法を用いる場合には、第１の電極４３直下
に前記電荷転送に方向性をもたせるための手段５
２〜５４と同様の手段を設ければ、第１の電極４
３に印加する直流電圧をφ₁パルス電圧の代わり
に用いる直流電圧と共通にすることも可能であり
極めて有利である。

以上、説明したように本構造の電荷結合素子を
用いれば、２相駆動法や、1 1/2相駆動法等の転
送パルス電圧数の少ない駆動法を用い、かつ浮遊
電極による信号電荷の検出が可能となり、低消費
電力、高速でかつ周辺回路が簡単であるという利
点がある。また、本駆動法によれば、φ₂パルス
とφ_Pパルスおよびφ_Rパルスとの位相関係を比較
的自由に調整できるため信号のホールド期間を自
由に調整できる利点がある。

さらにまた、第１図に示した従来の素子と比較
すると、第１図における端子１４から印加するバ
イアス直流電圧値がかなり高くなるのに比べて、
本発明による第３図ａにおける端子３４に印加す
る直流電圧が低くてよいので、低い電源電圧で動
作可能であり、また、浮遊電極に付随する浮遊容
量は第１図におけるバイアス電極１５がないため
小さくなり、出力ゲインを大きくできる特徴があ
る。

なお、以上の説明では、表面チヤネルCCDお
よびＮチヤネルの場合を例として説状したが、勿
論、埋め込みチヤネルCCDあるいはＰチヤネル
の素子に対しても本発明の主旨は適用することが
できる。

【図面の簡単な説明】

第１図および第２図は、従来の浮遊電極付電荷
転送素子の転送部と出力部近傍の電荷転送方向に
沿つた断面略図、第３図ａは本発明による浮遊電
極付電荷転送素子の一実施例、第４図は本発明に
よる電荷結合素子の駆動法の一例を示す説明図、
第３図ｂは第４図に示される各時刻での転送電極
直下のチヤネルの電位分布を示す図である。図に
おいて、１２，４９は一導電形を有する半導体基
板、１１，４８は該半導体基板上に形成された絶
縁膜、６，７，９，１０，３６〜４２は複数の転
送電極、８，４４は浮遊電極、１５は該浮遊電極
を任意の直流電位に設定するためのバイアス電
極、２４，４７は浮遊電極３，４４の電位を、そ
れぞれ２２，３４の端子から印加される直流電圧
にプリセツトするためのMOSTスイツチ、２３，
３５は該MOSTスイツチのゲート制御用端子で
あり、４，５０は出力アンプ、５，５１は出力端
子、１３，５５，６０，６１は信号電荷、５２〜
５４は電荷の転送に方向性をもたせる手段であ
り、４３は浮遊電極４４に隣接して電荷転送方向
の後方に位置する第１の電極、４５は浮遊電極４
４に隣接して電荷転送方向の前方に位置する第２
の電極、４６は該第２の電極に隣接し、浮遊電極
の反対側に位置する第３の電極であり、φ₁，φ₂
はCCDの転送電極に印加されるパルス電圧、φ_P
は前記第２の電極に印加されるパルス電圧、φ_R
はプリセツトMOSTのゲートに印加されるパル
ス電圧、v₀は信号出力波形である。第５図は、第
３図における端子５２と端子３５を接続したもの
で、第３図より、駆動パルス数の少ない改良され
た構造を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 一導電形を有する半導体基板上に形成され、
   該半導体基板主表面が絶縁膜で覆われ、該絶縁膜
   上に複数の転送電極と電気的な浮遊電極と該浮遊
   電極の電位変化を検出する手段とを具備した電荷
   結合素子において、前記浮遊電極に隣接し電荷転
   送方向の後方に位置する第１の電極と、電荷転送
   方向の前方に位置する第２の電極と、該第２の電
   極に接し電荷転送方向の前方に位置する第３の電
   極と、前記浮遊電極の電位をプリセツトするため
   に該浮遊電極に接続されている電気的スイツチと
   を有し、前記第１の電極には直流電圧を印加する
   ための入力端子が、また前記第２の電極には前記
   転送電極に印加されるパルス電圧と異なるパルス
   電圧を印加するための入力端子が、前記転送電極
   に接続されている端子とは別に設けられているこ
   とを特徴とする電荷結合素子。 ２ 一導電形を有する半導体基板上に形成され、
   複数の転送電極と、プリセツト用スイツチを接続
   された浮遊電極と、該浮遊電極に隣接して電荷転
   送方向の後方および前方に位置する第１および第
   ２の電極と、該第２の電極に隣接し前記浮遊電極
   の反対側に設けられた第３の電極と、前記浮遊電
   極の電位変化を検出する手段とを具備する電荷結
   合素子の前記複数の転送電極には、任意の相数の
   駆動電圧を印加し、前記第１の電極には前記浮遊
   電極直下に移動して来た転送電荷がすべて該浮遊
   電極直下に蓄積されるような直流電圧を印加し、
   転送周期と同一周期で高レベルと低レベルの繰り
   返し電圧が印加されている前記第３の電極の電圧
   が高レベルの時間内において前記浮遊電極の電位
   変化を検出する手段を用いて第１の転送電荷によ
   る浮遊電極の電位変化を検出後、前記第２の電極
   に印加する電圧を高レベルにし前記浮遊電極直下
   に蓄積されている第１の転送電荷を該第３の電極
   直下へ移動させ、他方、前記浮遊電極の電位変化
   を検出後、該浮遊電極に接続されているスイツチ
   を閉じ、該浮遊電極の電位が前記駆動電圧の高レ
   ベルの約1/2となるべく電圧に設定し、次に、該
   第１の転送電荷がすべて第３の電極の直下へ移動
   し、該転送電荷より一転送周期だけ遅れて電荷転
   送素子内を転送されている第２の転送電荷が浮遊
   電極の直下へ移動して来る以前に、前記第２の電
   極に印加されている電圧を低レベルにし、第３の
   電極の直下に蓄積されている転送電荷を次の転送
   電極へ移動する際の電荷の逆流を防止し、他方、
   該第１の転送電荷がすべて第３の電極の直下へ移
   動し、該第２の転送電荷が浮遊電極の直下へ移動
   して来る以前に、前記浮遊電極に接続されている
   スイツチを非導通にすることにより該浮遊電極を
   浮遊状態にし、しかる後に、前記第３の電極に印
   加されている電圧を低レベルにし、該第３の電極
   の直下に蓄積されている第１の転送電荷を次の転
   送電極の直下へ移動させると共に、前記第２の転
   送電荷を該浮遊電極の直下へ導くことを特徴とす
   る電荷結合素子の駆動法。