JPS63157399A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS63157399A JPS63157399A JP61304644A JP30464486A JPS63157399A JP S63157399 A JPS63157399 A JP S63157399A JP 61304644 A JP61304644 A JP 61304644A JP 30464486 A JP30464486 A JP 30464486A JP S63157399 A JPS63157399 A JP S63157399A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- line
- address input
- output signal
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置（以下ｒ ＲＡ Ｍ ｊという）に関
し、特に、ＲＡＭに内蔵したテスト回路に関するもので
ある。
し、特に、ＲＡＭに内蔵したテスト回路に関するもので
ある。
第２図はＲＡ Ｍを内蔵したプロセッサの構成を示すブ
ロック図である。第２図において、ｌはプロセンサ、２
は入力信号ピン、３は出力信号ビン、１ａは論理回路、
１ｂはＲＡＭである。
ロック図である。第２図において、ｌはプロセンサ、２
は入力信号ピン、３は出力信号ビン、１ａは論理回路、
１ｂはＲＡＭである。
プロセッサ１において、ＲＡＭ１ｂはレジスタを構成す
るの６ご用いられ、命令実行時の処理対象となるデータ
が置かれる。プロセッサ１内のＲＡＭ１ｂのアドレス入
力信号線、データ入力信号線、データ出力信号線は、通
常、プロセッサ１内の論理回路１ａと接続され、入力信
号ビン２．出力信号ピン３と直接には接続されていない
。
るの６ご用いられ、命令実行時の処理対象となるデータ
が置かれる。プロセッサ１内のＲＡＭ１ｂのアドレス入
力信号線、データ入力信号線、データ出力信号線は、通
常、プロセッサ１内の論理回路１ａと接続され、入力信
号ビン２．出力信号ピン３と直接には接続されていない
。
第３図は、プロセッサ１内の従来のＲＡＭの一般的な構
成を示す系統図である。第３図において、４はアドレス
入力信号線、５はライトイネーブル信号線、６はアドレ
スデコーダ、７はメモリセル、８はメモリセルアレイ、
９はビット線、１０はワード線、１１はセンスアンプ、
１２は書込みドライバ、１３はデータ入力信号線、１４
はデータ出力信号線である。
成を示す系統図である。第３図において、４はアドレス
入力信号線、５はライトイネーブル信号線、６はアドレ
スデコーダ、７はメモリセル、８はメモリセルアレイ、
９はビット線、１０はワード線、１１はセンスアンプ、
１２は書込みドライバ、１３はデータ入力信号線、１４
はデータ出力信号線である。
次にこのように構成されたＲＡＭの動作について説明す
る。アドレス入力信号ｖＡ４にアドレス入力信号が加わ
ると、アドレスデコーダ６の出力信号線の１木が活性化
され、このアドレスデコーダ出力信号線につながるワー
ドＶＡＩＯが、１行のメモリセルの書込み・読出しを可
能な状態とする。
る。アドレス入力信号ｖＡ４にアドレス入力信号が加わ
ると、アドレスデコーダ６の出力信号線の１木が活性化
され、このアドレスデコーダ出力信号線につながるワー
ドＶＡＩＯが、１行のメモリセルの書込み・読出しを可
能な状態とする。
データの書込みはデータ入力信号線１３により行ない、
読出しはデータ出力信号線１４により行なう。書込み・
読出しの切換えはライトイネーブル信号ＶＡｓ上のライ
トイネーブル信号ａを用いる。
読出しはデータ出力信号線１４により行なう。書込み・
読出しの切換えはライトイネーブル信号ＶＡｓ上のライ
トイネーブル信号ａを用いる。
プロセッサ１内の従来のＲＡＭは以上のように構成され
ているので、プロセッサ１においてＲＡＭ関連のテスト
時に故障が検出された場合、書込み・続出しされるＲＡ
Ｍのデータを観測して故障の解析を行なわねばならず、
故障個所の特定が困難でテスト時間が長くなるという問
題があった。
ているので、プロセッサ１においてＲＡＭ関連のテスト
時に故障が検出された場合、書込み・続出しされるＲＡ
Ｍのデータを観測して故障の解析を行なわねばならず、
故障個所の特定が困難でテスト時間が長くなるという問
題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、容易にアドレス入力信号を観測
できるテスト回路を有するＲＡＭを得ることにある。
の目的とするところは、容易にアドレス入力信号を観測
できるテスト回路を有するＲＡＭを得ることにある。
〔問題点を解決するための手段〕
このような目的を達成するために本発明は、プロセッサ
に内蔵されたＲ Ａ Ｍ、において、テストモード信号
に応答してアドレス入力信号をデータ出力信号線へ出力
するセレクタを設けるようにしたものである。
に内蔵されたＲ Ａ Ｍ、において、テストモード信号
に応答してアドレス入力信号をデータ出力信号線へ出力
するセレクタを設けるようにしたものである。
本発明に係わるＲＡＭにおいては、アドレス入力信号の
データ出力信号線への出力を制御する。
データ出力信号線への出力を制御する。
本発明に係わるＲＡＭの一実施例を第１図に示す。第１
図において、１５はテストモード信号線、１６はセレク
タである。同図において第３図と同一部分又は相当部分
には同一符号が付しである。
図において、１５はテストモード信号線、１６はセレク
タである。同図において第３図と同一部分又は相当部分
には同一符号が付しである。
次にこのように構成されたＲＡＭの動作について説明す
る。第１図に示すＲＡＭは、テストモード信号線１５上
の正常動作・テストモード信号すが正常動作モード信号
である時には、第３図に示す従来のＲＡ Ｍと同様の動
作を行なう。センスアンプ１１の出力信号はセレクタ１
６を通ってデータ出力信号線１４上に出力される。テス
トモード信号線１５上の正常動作・テストモード信号す
がテストモード信号である時には、アドレス入力信号線
４上のアドレス入力信号はセレクタ１６を通ってデータ
出力信号線１４上に出力される。このとき、ワード線１
０上のアドレスデコーダ６の出力信号は、メモリセルフ
のデータが保持されるような信号に固定される。
る。第１図に示すＲＡＭは、テストモード信号線１５上
の正常動作・テストモード信号すが正常動作モード信号
である時には、第３図に示す従来のＲＡ Ｍと同様の動
作を行なう。センスアンプ１１の出力信号はセレクタ１
６を通ってデータ出力信号線１４上に出力される。テス
トモード信号線１５上の正常動作・テストモード信号す
がテストモード信号である時には、アドレス入力信号線
４上のアドレス入力信号はセレクタ１６を通ってデータ
出力信号線１４上に出力される。このとき、ワード線１
０上のアドレスデコーダ６の出力信号は、メモリセルフ
のデータが保持されるような信号に固定される。
データ出力信号線１４に出力されたアドレス入力信号は
、ＲＡＭのデータ出力信号を観測すると同様に、論理回
路１ａ（第２図参照）を通過したプロセッサ１の出力ピ
ンで観測されるか、あるいは論理回路ｌａ中のシフトバ
スによりプロセッサ１外へシフトアウトされて観測され
る。
、ＲＡＭのデータ出力信号を観測すると同様に、論理回
路１ａ（第２図参照）を通過したプロセッサ１の出力ピ
ンで観測されるか、あるいは論理回路ｌａ中のシフトバ
スによりプロセッサ１外へシフトアウトされて観測され
る。
なお、上記実施例では、データ人力信号とデータ出力信
号が分離した形式のＲＡＭを示したが、データ入力信号
とデータ出力信号が共通な形式のＲＡＭでもよい。また
、２ボ一トＲＡＭのようなアドレスデコーダが複数存在
する形式のＲＡＭでもよい。また、上記実施例は、セン
スアンプ１１の出力にセレクタ１６を設ける形式である
が、ＲＡＭのビットｖＡ９のプルアンプ抵抗の回路を変
えて、その回路にアドレス入力信号ｖＡ４を接続し、Ｒ
ＡＭのビット線９．センスアンプ１１をそのまま使用し
て、アドレス入力信号をデータ出力信号線１４へ出力す
る形式も実現できる。
号が分離した形式のＲＡＭを示したが、データ入力信号
とデータ出力信号が共通な形式のＲＡＭでもよい。また
、２ボ一トＲＡＭのようなアドレスデコーダが複数存在
する形式のＲＡＭでもよい。また、上記実施例は、セン
スアンプ１１の出力にセレクタ１６を設ける形式である
が、ＲＡＭのビットｖＡ９のプルアンプ抵抗の回路を変
えて、その回路にアドレス入力信号ｖＡ４を接続し、Ｒ
ＡＭのビット線９．センスアンプ１１をそのまま使用し
て、アドレス入力信号をデータ出力信号線１４へ出力す
る形式も実現できる。
以上説明したように本発明は、アドレス入力信号をデー
タ出力信号線から取り出すことができるようにしたこと
により、従来のようにアドレス入力側とデータ出力側の
両者で信号を観測する必要もなく、またアドレス入力信
号がＲＡ Ｍをバイパスすることもできるので、ＲＡＭ
関連のテスト時の故障解析が容易となり、故障個所の特
定が容易となり、テスト時間が短縮される効果がある。
タ出力信号線から取り出すことができるようにしたこと
により、従来のようにアドレス入力側とデータ出力側の
両者で信号を観測する必要もなく、またアドレス入力信
号がＲＡ Ｍをバイパスすることもできるので、ＲＡＭ
関連のテスト時の故障解析が容易となり、故障個所の特
定が容易となり、テスト時間が短縮される効果がある。
【図面の簡単な説明】
第１図は本発明に係わるＲＡＭの一実施例を示す系統図
、第２図はプロセッサを示す系統図、第３図は従来のＲ
ＡＭを示す系統図である。 ４・・・アドレス入力信号線、５・・・ライトイネーブ
ル信号線、６・・・アドレスデコーダ、７・・・メモリ
セル、８・・・メモリセルアレイ、９・・・ビット＆％
、１０・・・ワード線、１１・・・センスアンプ、１２
・・・書込みドライバ、１３・・・データ入力信号線、
１４・・・データ出力信号線、１５・・・テストモード
信号線、１６・・・セレクタ。 第２図 第３図 手続補正書（自発） き
、第２図はプロセッサを示す系統図、第３図は従来のＲ
ＡＭを示す系統図である。 ４・・・アドレス入力信号線、５・・・ライトイネーブ
ル信号線、６・・・アドレスデコーダ、７・・・メモリ
セル、８・・・メモリセルアレイ、９・・・ビット＆％
、１０・・・ワード線、１１・・・センスアンプ、１２
・・・書込みドライバ、１３・・・データ入力信号線、
１４・・・データ出力信号線、１５・・・テストモード
信号線、１６・・・セレクタ。 第２図 第３図 手続補正書（自発） き
Claims (1)
- プロセッサに内蔵された記憶装置において、テストモ
ード信号に応答してアドレス入力信号をデータ出力信号
線へ出力するセレクタを備えたことを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304644A JPS63157399A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304644A JPS63157399A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63157399A true JPS63157399A (ja) | 1988-06-30 |
Family
ID=17935516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304644A Pending JPS63157399A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157399A (ja) |
-
1986
- 1986-12-19 JP JP61304644A patent/JPS63157399A/ja active Pending
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