JPS63161594A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS63161594A JPS63161594A JP61313911A JP31391186A JPS63161594A JP S63161594 A JPS63161594 A JP S63161594A JP 61313911 A JP61313911 A JP 61313911A JP 31391186 A JP31391186 A JP 31391186A JP S63161594 A JPS63161594 A JP S63161594A
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- JP
- Japan
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- precharge
- bit line
- power supply
- transistor
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、主として金属−絶縁膜一半導体（以下ＭＩＳ
という）トランジスタを用いた半導体メモリ装置に関し
、特にそのプリチャージ回路に関するものである。
という）トランジスタを用いた半導体メモリ装置に関し
、特にそのプリチャージ回路に関するものである。
従来の技術
第３図は、半導体メモリのプリチャージ回路を示したも
のである。”Ｐ３はビット線のプリチャージ回路のプリ
チャージ信号、Ｐ３゜、Ｐ３１．Ｐ３２はＰチャンネル
型ＭＯＳトランジスタでトランジスタＰ３゜がビット線
Ｂ、Ｂの電位のイコライズのため働き、トランジスタＰ
３．・Ｐ３□がビット線Ｂ・Ｂを電源電位又はそれに近
い電位に充電するために働く。Ｗ３は、あるメモリセル
Ｍに対するワード線である。
のである。”Ｐ３はビット線のプリチャージ回路のプリ
チャージ信号、Ｐ３゜、Ｐ３１．Ｐ３２はＰチャンネル
型ＭＯＳトランジスタでトランジスタＰ３゜がビット線
Ｂ、Ｂの電位のイコライズのため働き、トランジスタＰ
３．・Ｐ３□がビット線Ｂ・Ｂを電源電位又はそれに近
い電位に充電するために働く。Ｗ３は、あるメモリセル
Ｍに対するワード線である。
第４図は、第３図に示したプリチャージ回路に入力され
るプリチャージ信号”Ｐ３の入力電圧波形及びプリチャ
ージ期間におけるプリチャージ電流ＩＰｃを示したもの
である。プリチャージ回路に入力された信号”Ｐｓが”
Ｌ”（ロウ）レベルのときビット線Ｂ＠Ｂは電源電位（
ＶＤＤ）近くまで充電される。
るプリチャージ信号”Ｐ３の入力電圧波形及びプリチャ
ージ期間におけるプリチャージ電流ＩＰｃを示したもの
である。プリチャージ回路に入力された信号”Ｐｓが”
Ｌ”（ロウ）レベルのときビット線Ｂ＠Ｂは電源電位（
ＶＤＤ）近くまで充電される。
発明が解決しようとする問題点
第３図において、プリチャージ信号３，３がＬ”のとき
トランジスタＰ３゜、Ｐ３１１Ｐ３２はオン状態となシ
ビット線Ｂ、Ｂの電位のイコライズ動作に加え急速に電
源電位ＶＤＤに近い電位までビット線が充電されること
がわかる。
トランジスタＰ３゜、Ｐ３１１Ｐ３２はオン状態となシ
ビット線Ｂ、Ｂの電位のイコライズ動作に加え急速に電
源電位ＶＤＤに近い電位までビット線が充電されること
がわかる。
このとき、プリチャージ電流！ＰＣの電流波形は第４図
に示すようにそのプリチャージ期間においてプリチャー
ジ開始ととも急激に増加し非常に急峡なピークを持った
波形となる。このため、プリチャージ時の瞬時電流値と
してはプリチャージ期間のあるタイミングでその平均電
流に比べ非常に大きな値となる。第３図に示すようなプ
リチャージ回路の場合、プリチャージ信号”Ｐｓにより
プリチャージするビット線の本数が多くなればなるほど
、同時にプリチャージされることによシブリチャージ電
流”ＰＣのピーク電流がその本数分だけ加算されること
となる。例えば、ビット線Ｂ、Ｈの１対当りそのプリチ
ャージのピーク電流値が１．ｓｍＡとした場合これを１
００本同時にプリチャージするとき実にそのプリチャー
ジ瞬時電流として１６０ｍＡも流れることとなシ、この
ような大きな電流が流れることによシミ源電圧ＶＤＤの
電位の低下又は変動による他の回路の動作のノイズとな
る。
に示すようにそのプリチャージ期間においてプリチャー
ジ開始ととも急激に増加し非常に急峡なピークを持った
波形となる。このため、プリチャージ時の瞬時電流値と
してはプリチャージ期間のあるタイミングでその平均電
流に比べ非常に大きな値となる。第３図に示すようなプ
リチャージ回路の場合、プリチャージ信号”Ｐｓにより
プリチャージするビット線の本数が多くなればなるほど
、同時にプリチャージされることによシブリチャージ電
流”ＰＣのピーク電流がその本数分だけ加算されること
となる。例えば、ビット線Ｂ、Ｈの１対当りそのプリチ
ャージのピーク電流値が１．ｓｍＡとした場合これを１
００本同時にプリチャージするとき実にそのプリチャー
ジ瞬時電流として１６０ｍＡも流れることとなシ、この
ような大きな電流が流れることによシミ源電圧ＶＤＤの
電位の低下又は変動による他の回路の動作のノイズとな
る。
結果として、他の回路の動作の不安定をひき起したりひ
いては誤動作となシ、もちろん動作電流の増大にもなる
。さらにまた、第３図に示すようなプリチャージ回路に
よるプリチャージ時のピーク電流の増大は、その対策と
して半導体メモリのプリチャージ回路に供給する電源Ｖ
ＤＤ又はグランド（ＶＳＳ）ラインの大幅なサイズアッ
プを必要とすることになり、プリチャージ回路として面
積の増大化を意味し、チップ面積等への影響が避けられ
ない。、そして、半導体メモリの微細化による大容量・
高密度化に伴ないプリチャージ回路におけるプリチャー
ジ時のピーク電流値の増大は、ますます半導体メモリの
回路設計上においても、プロセス上においても重大な問
題となっている。
いては誤動作となシ、もちろん動作電流の増大にもなる
。さらにまた、第３図に示すようなプリチャージ回路に
よるプリチャージ時のピーク電流の増大は、その対策と
して半導体メモリのプリチャージ回路に供給する電源Ｖ
ＤＤ又はグランド（ＶＳＳ）ラインの大幅なサイズアッ
プを必要とすることになり、プリチャージ回路として面
積の増大化を意味し、チップ面積等への影響が避けられ
ない。、そして、半導体メモリの微細化による大容量・
高密度化に伴ないプリチャージ回路におけるプリチャー
ジ時のピーク電流値の増大は、ますます半導体メモリの
回路設計上においても、プロセス上においても重大な問
題となっている。
本発明は、半導体メモリのビット線のプリチャージ回路
においてそのプリチャージ期間におけるピーク電流値を
低減することに電源電圧の低下及び内部回路へのノイズ
の影響を抑制することを可能しかつ回路規模が比較的小
さく面積の増大も最小限にとどめ容易実現可能とするも
のである。
においてそのプリチャージ期間におけるピーク電流値を
低減することに電源電圧の低下及び内部回路へのノイズ
の影響を抑制することを可能しかつ回路規模が比較的小
さく面積の増大も最小限にとどめ容易実現可能とするも
のである。
問題点を解決するための手段
本発明は、半導体メモリのビット線のプリチャージ回路
において、ビット線のプリチャージ期間に電源電位又は
電源電位に近い電位にプリチャージするために各ビット
線と電源電位との間に、一方はｑｍ （相互コンダクタ
ンス）の小さなトランジスタと他方はｑｍの大きなトラ
ンジスタの両方を並列に接続した構成を接続し、ｇｍの
小さなトランジスタとｑｍの大きなトランジスタをオン
状態にさせるタイミングに差をつけ、最初Ｋｑｍの小さ
なトランジスタをオンさせプリチャージを開始させる。
において、ビット線のプリチャージ期間に電源電位又は
電源電位に近い電位にプリチャージするために各ビット
線と電源電位との間に、一方はｑｍ （相互コンダクタ
ンス）の小さなトランジスタと他方はｑｍの大きなトラ
ンジスタの両方を並列に接続した構成を接続し、ｇｍの
小さなトランジスタとｑｍの大きなトランジスタをオン
状態にさせるタイミングに差をつけ、最初Ｋｑｍの小さ
なトランジスタをオンさせプリチャージを開始させる。
その後ｑｍの大きなトランジスタをオおいて両方の電位
をイコライズするスイッチ回路を構成することによシ、
プリチャージを行なうことを特徴とする。
をイコライズするスイッチ回路を構成することによシ、
プリチャージを行なうことを特徴とする。
作 用
本発明は、上記で示した手段によシ従来のプリチャージ
回路で実現することが困難であったプリチャージ期間に
おけるプリチャージ電流のピーク値を大幅に低減するこ
とが可能となシ、電源電圧の低下、内部回路への電源ノ
イズの影響が低減でき、他の内部回路の誤動作を抑制す
ることが可能となった。また、回路構成が従来の回路と
比べほとんどトランジスタ数を増大させることなく実現
できるため、プリチャージ回路の面積の増大を最小限度
に抑えることが可能であシ、チップ面積の増大の問題を
ほとんど無視でき、しかも回路構成自体も比較的簡潔な
構造となっており動作も複雑とな、らず容易に実現でき
る。
回路で実現することが困難であったプリチャージ期間に
おけるプリチャージ電流のピーク値を大幅に低減するこ
とが可能となシ、電源電圧の低下、内部回路への電源ノ
イズの影響が低減でき、他の内部回路の誤動作を抑制す
ることが可能となった。また、回路構成が従来の回路と
比べほとんどトランジスタ数を増大させることなく実現
できるため、プリチャージ回路の面積の増大を最小限度
に抑えることが可能であシ、チップ面積の増大の問題を
ほとんど無視でき、しかも回路構成自体も比較的簡潔な
構造となっており動作も複雑とな、らず容易に実現でき
る。
実施例
第１図は、本発明の第１の実施例を示すビット線のプリ
チャージ回路である。Ｐｏｌ、Ｐ０２．Ｐｌｌ。
チャージ回路である。Ｐｏｌ、Ｐ０２．Ｐｌｌ。
Ｐｌ。、Ｐｏ。はＰチャンネルＭＯ８）ランジスタで、
ＷｌはあるメモリセルＭに対するワード線、３Ｐ０はト
ランジスタＰ０１ ” ０２ ” Ｏｏに入力されてい
るプリチャージ信号で、”ＰｌはトランジスタＰ１．。
ＷｌはあるメモリセルＭに対するワード線、３Ｐ０はト
ランジスタＰ０１ ” ０２ ” Ｏｏに入力されてい
るプリチャージ信号で、”ＰｌはトランジスタＰ１．。
Ｐ１２に入力されているプリチャージ信号である。
一対のビット線Ｂ、Ｂのプリチャージ時におけるプリチ
ャージ信号６Ｐ０，３Ｐ１の入力波形及びプリチャージ
期間におけるプリチャージ電流ＩｐＣＩ７）瞬時電流波
形を第２図に示している。プリチャージ信号”Ｐｏ及び
δＰ１は、第２図に示すようにまず信号ｏＰ０が１＝１
０でＬ″（ロウ）レベルとなりこれが入力されているＰ
チャンネルトランジスタＰ０１．Ｐ０２．Ｐｏ。がオン
状態となり、その後ある時間をおいて１＝１．でプリチ
ャージ信号ＯＰ１がＬ”（ロウ）レベルとなシこれが入
力されているトランジスタＰ１１．Ｐ１２がオン状態と
なり１＝１２まで′６Ｐ０及びｄＰｌ がともに”Ｌ
”レベルであシブリチャージの動作が継続する。
ャージ信号６Ｐ０，３Ｐ１の入力波形及びプリチャージ
期間におけるプリチャージ電流ＩｐＣＩ７）瞬時電流波
形を第２図に示している。プリチャージ信号”Ｐｏ及び
δＰ１は、第２図に示すようにまず信号ｏＰ０が１＝１
０でＬ″（ロウ）レベルとなりこれが入力されているＰ
チャンネルトランジスタＰ０１．Ｐ０２．Ｐｏ。がオン
状態となり、その後ある時間をおいて１＝１．でプリチ
ャージ信号ＯＰ１がＬ”（ロウ）レベルとなシこれが入
力されているトランジスタＰ１１．Ｐ１２がオン状態と
なり１＝１２まで′６Ｐ０及びｄＰｌ がともに”Ｌ
”レベルであシブリチャージの動作が継続する。
ここで示したプリチャージ信号”Ｐ Ｏ’ ６Ｐ １に
対して、オン拳オフ動作を行なうＰチャンネルトランジ
スタの中でＰｏｌ、Ｐ０２はｑｍの十分率さなトランジ
スタであり、Ｐｌｌ、Ｐ１２はｑｍの十分太きなトラン
ジスタである。トランジスタＰ０゜についてはビット線
対Ｂ、Ｂをプリチャージ期間に十分イコライズ可能なｑ
ｍであればよい。
対して、オン拳オフ動作を行なうＰチャンネルトランジ
スタの中でＰｏｌ、Ｐ０２はｑｍの十分率さなトランジ
スタであり、Ｐｌｌ、Ｐ１２はｑｍの十分太きなトラン
ジスタである。トランジスタＰ０゜についてはビット線
対Ｂ、Ｂをプリチャージ期間に十分イコライズ可能なｑ
ｍであればよい。
第１図に示すプリチャージ回路に、第２図で示したプリ
チャージ信号を入力することによりまず第１のプリチャ
ージ信号”Ｐ ｏが１ ＝ １０で６Ｌ”になることで
ビット線Ｂ−Ｂのプリチャージが開始される。しかし、
このときプリチャージ信号′６Ｐ、がＨ″（Ｈｉｇｈ）
レベルであるためトランジスタＰ４４．Ｐ１゜はオフ状
態のままである。トランジスタＰ０４．Ｐ０２がオン状
態であるがこれらのトランジスタはｑｍが十分率さいた
めにピット１Ｂ、Ｂを電源電位ＶＤＤまで充電するため
には相当時間が必要であるためプリチャージはゆつくシ
進み結果として第２図のプリチャージ電流ＩＰＣの１瞬
時電流の波形かられかるようにゆるやかな山なシ形状の
ピーク電流波形となっておりこのときのプリチャージピ
ーク電流値は相当小さい値に抑えられていることがわか
る。次に、１＝１．でプリチャージ信号石Ｐ１も”Ｌ”
レベルとなシｑｍの十分大きなトランジスタＰ１１．Ｐ
１□もオン状態となる。これらのトランジスタによりビ
ット線Ｂ・百の電位はｑｍが十分大きなために急速に電
源電位ＶＤＤに近い状態まで充電されることになる。
チャージ信号を入力することによりまず第１のプリチャ
ージ信号”Ｐ ｏが１ ＝ １０で６Ｌ”になることで
ビット線Ｂ−Ｂのプリチャージが開始される。しかし、
このときプリチャージ信号′６Ｐ、がＨ″（Ｈｉｇｈ）
レベルであるためトランジスタＰ４４．Ｐ１゜はオフ状
態のままである。トランジスタＰ０４．Ｐ０２がオン状
態であるがこれらのトランジスタはｑｍが十分率さいた
めにピット１Ｂ、Ｂを電源電位ＶＤＤまで充電するため
には相当時間が必要であるためプリチャージはゆつくシ
進み結果として第２図のプリチャージ電流ＩＰＣの１瞬
時電流の波形かられかるようにゆるやかな山なシ形状の
ピーク電流波形となっておりこのときのプリチャージピ
ーク電流値は相当小さい値に抑えられていることがわか
る。次に、１＝１．でプリチャージ信号石Ｐ１も”Ｌ”
レベルとなシｑｍの十分大きなトランジスタＰ１１．Ｐ
１□もオン状態となる。これらのトランジスタによりビ
ット線Ｂ・百の電位はｑｍが十分大きなために急速に電
源電位ＶＤＤに近い状態まで充電されることになる。
このときのプリチャージ電流ＩＰＣの瞬時電流波は急速
な立上りによる急峻なピーク波形を有することが第２図
かられかる。しかしながらプリチャージ期間１＝０から
１＝１１の間にすでにビット線はある程度充電が進んで
いるため１＝１．以後のプリチャージ期間の急峻なピー
ク波形のプリチャージピーク電流値の値自体は相当抑え
られたものに結果的になる。
な立上りによる急峻なピーク波形を有することが第２図
かられかる。しかしながらプリチャージ期間１＝０から
１＝１１の間にすでにビット線はある程度充電が進んで
いるため１＝１．以後のプリチャージ期間の急峻なピー
ク波形のプリチャージピーク電流値の値自体は相当抑え
られたものに結果的になる。
したがって、ｔ ＝ｔｏから１＝１２までのプリチャー
ジ期間においてプリチャージ電流ＩＰＣが瞬時電流波形
として２つのピークを持つ特性となるが、それらのプリ
チャージピーク電流値としては大幅に低減した値を得ら
れるものとなっている。
ジ期間においてプリチャージ電流ＩＰＣが瞬時電流波形
として２つのピークを持つ特性となるが、それらのプリ
チャージピーク電流値としては大幅に低減した値を得ら
れるものとなっている。
また設定されたトランジスタのｑｍ値は所望のプリチャ
ージ期間にビット線を十分に電源電位近くまで十分に充
電可能なものになるよう最適化することは容易にできる
ものである。さらに、本発明の実施例においてプリチャ
ージ回路を構成するトあるが、本回路の動作と同一に動
作するｎチャンネルＭＯＳトランジスタ又はＰチャンネ
ル、ＮチャンネルＭＩＳトランジスタによシ構成された
回路によシ実現してもよい。
ージ期間にビット線を十分に電源電位近くまで十分に充
電可能なものになるよう最適化することは容易にできる
ものである。さらに、本発明の実施例においてプリチャ
ージ回路を構成するトあるが、本回路の動作と同一に動
作するｎチャンネルＭＯＳトランジスタ又はＰチャンネ
ル、ＮチャンネルＭＩＳトランジスタによシ構成された
回路によシ実現してもよい。
発明の効果
以上述べたように、本発明によればビット線のプリチャ
ージの回路のプリチャージ期間におけるピーク電流値を
大幅に減少させることが可能となることによシ、プリチ
ャージ時の電源電圧の低下及び他の回路へのノイズ低源
が実現可能となり半導体メモリ装置の内部回路の動作の
安定を得ることができる。さらに、従来技術に比べ最小
限度のトランジスタ数の増加に抑えることができ、プリ
チャージ回路の面積の増大が少なくてすむためチップ面
積の増大への影響を十分に抑えることで実現可能であシ
、半導体メモリ装置の高密度、高集積化に非常に有効と
なる。
ージの回路のプリチャージ期間におけるピーク電流値を
大幅に減少させることが可能となることによシ、プリチ
ャージ時の電源電圧の低下及び他の回路へのノイズ低源
が実現可能となり半導体メモリ装置の内部回路の動作の
安定を得ることができる。さらに、従来技術に比べ最小
限度のトランジスタ数の増加に抑えることができ、プリ
チャージ回路の面積の増大が少なくてすむためチップ面
積の増大への影響を十分に抑えることで実現可能であシ
、半導体メモリ装置の高密度、高集積化に非常に有効と
なる。
第１図は本発明の一実施例における半導体メモリ装置の
プリチャージ動作を説明するための回路図、第２図は第
１図の回路に関する信号波形及び電流波形を示す波形図
、第３図は従来の半導体メモリ装置のプリチャージ動作
を説明するための回路図、第４図は第３図の回路に関す
る信号波形及び電流波形を示す波形図である。 Ｐｌｌ ’１２”００”０１１Ｐ０２°、、、、、ｐチ
ャ′ネルＭＯ８）ランジスタ、３Ｐ０・・・・・・第１
のプリチャージ信号、６Ｐ、・・・・・・第２のプリチ
ャージ信号、Ｗｌ・・・・・・ワードライン、！ ・
・・プリチャージ電ＰＣ”’ 流。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 区 区Ｑ
！Ｓ 鞍
Ｃ！ ２ １外 Ｈ
プリチャージ動作を説明するための回路図、第２図は第
１図の回路に関する信号波形及び電流波形を示す波形図
、第３図は従来の半導体メモリ装置のプリチャージ動作
を説明するための回路図、第４図は第３図の回路に関す
る信号波形及び電流波形を示す波形図である。 Ｐｌｌ ’１２”００”０１１Ｐ０２°、、、、、ｐチ
ャ′ネルＭＯ８）ランジスタ、３Ｐ０・・・・・・第１
のプリチャージ信号、６Ｐ、・・・・・・第２のプリチ
ャージ信号、Ｗｌ・・・・・・ワードライン、！ ・
・・プリチャージ電ＰＣ”’ 流。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 区 区Ｑ
！Ｓ 鞍
Ｃ！ ２ １外 Ｈ
Claims (2)
- （１）半導体メモリ素子のビット線のプリチャージ期間
に電源電位にプリチャージするために設けられた各ビッ
ト線のトランジスタとして、相互コンダクタンスが異な
る複数のトランジスタを並列に接続したものを電源と前
記ビット線の間に接続し、前記相互コンダクタンスの小
さなトランジスタと大きなトランジスタをオンさせるタ
イミングに差をつけることにより前記ビット線をプリチ
ャージするようにした半導体メモリ装置。 - （２）ビット線をプリチャージする期間において、一対
のビット線をイコライズするスイッチ回路を有する特許
請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313911A JPS63161594A (ja) | 1986-12-24 | 1986-12-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313911A JPS63161594A (ja) | 1986-12-24 | 1986-12-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161594A true JPS63161594A (ja) | 1988-07-05 |
Family
ID=18047003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61313911A Pending JPS63161594A (ja) | 1986-12-24 | 1986-12-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161594A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195796A (ja) * | 1990-11-28 | 1992-07-15 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| US5875139A (en) * | 1996-10-03 | 1999-02-23 | Sharp Kabushiki Kaisha | Bitline precharge circuit for semiconductor memory device |
| US7835191B2 (en) | 2001-02-22 | 2010-11-16 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
| JP2018156720A (ja) * | 2018-06-11 | 2018-10-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239996A (ja) * | 1984-05-11 | 1985-11-28 | Seiko Epson Corp | 半導体記憶装置 |
| JPS61227288A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-12-24 JP JP61313911A patent/JPS63161594A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239996A (ja) * | 1984-05-11 | 1985-11-28 | Seiko Epson Corp | 半導体記憶装置 |
| JPS61227288A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195796A (ja) * | 1990-11-28 | 1992-07-15 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| US5875139A (en) * | 1996-10-03 | 1999-02-23 | Sharp Kabushiki Kaisha | Bitline precharge circuit for semiconductor memory device |
| US7835191B2 (en) | 2001-02-22 | 2010-11-16 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
| JP2018156720A (ja) * | 2018-06-11 | 2018-10-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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