JPS58196693A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58196693A JPS58196693A JP57081984A JP8198482A JPS58196693A JP S58196693 A JPS58196693 A JP S58196693A JP 57081984 A JP57081984 A JP 57081984A JP 8198482 A JP8198482 A JP 8198482A JP S58196693 A JPS58196693 A JP S58196693A
- Authority
- JP
- Japan
- Prior art keywords
- level
- transistor
- equalizer
- integrated circuit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路メモリ装置のパスラインにお
けるバイアスのイコライズの速度を向上することができ
る半導体集積回路に関するものである。
けるバイアスのイコライズの速度を向上することができ
る半導体集積回路に関するものである。
第１図は従来の半導体集積回路を示し、特に相補型パス
ラインバイアス装置を示す回路図である。
ラインバイアス装置を示す回路図である。
同図において、（ｌａ）および（ｌｂ）は互いに相補的
な信号が印加する一対のパスライン、（２ａ）および（
２ｂ）はこのパスライン（１ａ）および（１ｂ）に一定
の負荷を与えるためのＭＯａ型の負荷トランジスタ、（
３）は所定の時間に、前記一対のパスライン（ｌａ）お
よび（１ｂ）の電位を等化するＭＯａ型のイコライザ用
トランジスタ、（４ａ）および（４ｂ）は一対のパスラ
イン（ｌａ）および（１ｂ）の間に接続し、同等の機能
を有する回路ブロック、（５）は負荷トランジスタ（２
ｍ）および（２ｂ）のドレインに接続する電源電圧Ｖｃ
ｃの電源線、（６ａ）および（６ｂ）は負荷トランジス
タ（２ａ）および（２ｂ）のゲートに接続し、電源電圧
Ｖｃｃより低く設定した一定の電圧ＶＲの電圧線、（７
１Ｆ！イコライザ用トランジスタ（３）のゲートに接続
し、制御信号Ｃ８が印加する制御線である。
な信号が印加する一対のパスライン、（２ａ）および（
２ｂ）はこのパスライン（１ａ）および（１ｂ）に一定
の負荷を与えるためのＭＯａ型の負荷トランジスタ、（
３）は所定の時間に、前記一対のパスライン（ｌａ）お
よび（１ｂ）の電位を等化するＭＯａ型のイコライザ用
トランジスタ、（４ａ）および（４ｂ）は一対のパスラ
イン（ｌａ）および（１ｂ）の間に接続し、同等の機能
を有する回路ブロック、（５）は負荷トランジスタ（２
ｍ）および（２ｂ）のドレインに接続する電源電圧Ｖｃ
ｃの電源線、（６ａ）および（６ｂ）は負荷トランジス
タ（２ａ）および（２ｂ）のゲートに接続し、電源電圧
Ｖｃｃより低く設定した一定の電圧ＶＲの電圧線、（７
１Ｆ！イコライザ用トランジスタ（３）のゲートに接続
し、制御信号Ｃ８が印加する制御線である。
次に、上記構成による半導体集積回路の動作について、
第２図（ａ）−第２図（Ｃ）を参照して説明する。
第２図（ａ）−第２図（Ｃ）を参照して説明する。
まず、回路ブロック（４ａ）および（４ｂ）のいずれか
がパスライン（１ａ）および（１ｂ）に読み出され、２
本のパスライン（１ａ）および（ｌｂ）が１Ｈ″レベル
および＠Ｌ′″レベルになり、回路ブロック（４ａ）お
よび（４ｂ）が第２図（Ｃ）に示すように１読み出しが
完了した時点ｔ１以降を考えると、一方のパスラインの
＠Ｌ”レベルは、そのパスラインに接続された負荷トラ
ンジスタ（２ａ）および（２ｂ）のいずれかにより、第
２図中）に示すように＠″Ｈ′″Ｈ′″レベルされてい
く、この充電速度を補うために１制御値号Ｃ８によシ、
イコライザ用トランジスタ（３）を導通せしめることに
より ＠ｌ Ｌ ＠レベル側のパスラインの充電を早め
、パスライン（ｌａ）および（ｌｂ）をイコライズしつ
つ、共、に同一の１Ｈ″レベルにすみやかにバイアスｊ
るものである。
がパスライン（１ａ）および（１ｂ）に読み出され、２
本のパスライン（１ａ）および（ｌｂ）が１Ｈ″レベル
および＠Ｌ′″レベルになり、回路ブロック（４ａ）お
よび（４ｂ）が第２図（Ｃ）に示すように１読み出しが
完了した時点ｔ１以降を考えると、一方のパスラインの
＠Ｌ”レベルは、そのパスラインに接続された負荷トラ
ンジスタ（２ａ）および（２ｂ）のいずれかにより、第
２図中）に示すように＠″Ｈ′″Ｈ′″レベルされてい
く、この充電速度を補うために１制御値号Ｃ８によシ、
イコライザ用トランジスタ（３）を導通せしめることに
より ＠ｌ Ｌ ＠レベル側のパスラインの充電を早め
、パスライン（ｌａ）および（ｌｂ）をイコライズしつ
つ、共、に同一の１Ｈ″レベルにすみやかにバイアスｊ
るものである。
しかしながら、従来の半導体集積回路はイコライザ用ト
ランジスタ（３）が他の回路を構成するエンハンスメン
ト型トランジスタと同一の閾値電圧Ｖ ・ｒ Ｈを有す
るトランジスタであるため、イコライズの速度が充分で
きない欠点があった、したがって、この発明の目的はイ
コライズの速度を向上することができる半導体集積回路
を提供′するものである。
ランジスタ（３）が他の回路を構成するエンハンスメン
ト型トランジスタと同一の閾値電圧Ｖ ・ｒ Ｈを有す
るトランジスタであるため、イコライズの速度が充分で
きない欠点があった、したがって、この発明の目的はイ
コライズの速度を向上することができる半導体集積回路
を提供′するものである。
このような目的を達成するため、この発明はイコライザ
用トランジスタの閾値電圧を負荷トランジスタなどの閾
値電圧より絶対値で小さくするものであり、以下実施例
を用いて詳細に説明する。
用トランジスタの閾値電圧を負荷トランジスタなどの閾
値電圧より絶対値で小さくするものであり、以下実施例
を用いて詳細に説明する。
第３図はこの発明に係る半導体集積回路の一実施例を示
すブロック図である。同図において、（８ａ）および（
８ｂ）はそれぞれ回路ブロック（４ａ）と一対のパスラ
イン（ｌａ） 、 （ｌｂ）との間を結合する結合トラ
ンジスタ、（８ｃ）および（８ｄ）はそれぞれ回路ブロ
ック（４ｂ）と一対のパスライン（１ａ）。
すブロック図である。同図において、（８ａ）および（
８ｂ）はそれぞれ回路ブロック（４ａ）と一対のパスラ
イン（ｌａ） 、 （ｌｂ）との間を結合する結合トラ
ンジスタ、（８ｃ）および（８ｄ）はそれぞれ回路ブロ
ック（４ｂ）と一対のパスライン（１ａ）。
（１ｂ）との間を結合する結合トランジスタ、（９ａ）
ｔ１結合トランジスタ（８ａ）および（８ｂ）のゲート
に 、１接続し、制御信号が印加する制御線
、（９ｂ）は結合トランジスタ（８Ｃ）および（８ｄ）
のゲートに接続し、制御信号が印加する制御線、００）
は他のトランジスタの閾値電圧ｖＴＨよりも絶対値の小
さい閾値電圧Ｖ’ｒｕｉ、を有するパスラインのイコラ
イザ用トランジスタ、０υはこのイコライザ用トランジ
スタＯＱのゲートに接続する制御線である。
ｔ１結合トランジスタ（８ａ）および（８ｂ）のゲート
に 、１接続し、制御信号が印加する制御線
、（９ｂ）は結合トランジスタ（８Ｃ）および（８ｄ）
のゲートに接続し、制御信号が印加する制御線、００）
は他のトランジスタの閾値電圧ｖＴＨよりも絶対値の小
さい閾値電圧Ｖ’ｒｕｉ、を有するパスラインのイコラ
イザ用トランジスタ、０υはこのイコライザ用トランジ
スタＯＱのゲートに接続する制御線である。
なお、結合トランジスタ（８ａ）〜（８ｄ）および負荷
トランジスタ（２ａ） 、 （２ｂ）の閾値電圧ＶＴｕ
＃ｉＮチャンネル型ＭＯ８）ランジスタからなる集積回
路を考えると、通常０．３ Ｖ〜０．８ｖの範囲のある
値に設定される。この場合、イコライザ用トランジスタ
ＱＵ（７）ｂＪｄ（ｉｉｋ電圧ｖＴｎｓＪ、ｊ −０，
２〜＋０．２Ｖの範囲であるが、好ましくは０■である
。
トランジスタ（２ａ） 、 （２ｂ）の閾値電圧ＶＴｕ
＃ｉＮチャンネル型ＭＯ８）ランジスタからなる集積回
路を考えると、通常０．３ Ｖ〜０．８ｖの範囲のある
値に設定される。この場合、イコライザ用トランジスタ
ＱＵ（７）ｂＪｄ（ｉｉｋ電圧ｖＴｎｓＪ、ｊ −０，
２〜＋０．２Ｖの範囲であるが、好ましくは０■である
。
次に上記構成による半導体集積回路の動作について説明
する。まず、パスラインへの書き込みおよび読み出しが
一切行なわれない期間、すなわち、非活性時は制御＆（
９ａ）および（９ｂ）に印加する制御信号は＠Ｌ″レベ
ルであるため、結合トランジスタ（８ａ）〜（８ｄ）＆
ｉ共に遮断状態となるため、バスライｙ （ｌａ）、（
ｌｂ） とＵ路ブロック（４ａ）、（４ｂ）は切りは
な芒れている。また、この期間、制御線Ｕυに印加する
制御信号は′″［ｌ″レベルあシ、イコライザ用トラン
ジスタ（ＩＩは導通状態である。したがって、パスライ
ン（ｌａ）および（１ｂ）は共に■８レベルよりＶＴＩ
Ｉだけ低いレベルに充電されている。
する。まず、パスラインへの書き込みおよび読み出しが
一切行なわれない期間、すなわち、非活性時は制御＆（
９ａ）および（９ｂ）に印加する制御信号は＠Ｌ″レベ
ルであるため、結合トランジスタ（８ａ）〜（８ｄ）＆
ｉ共に遮断状態となるため、バスライｙ （ｌａ）、（
ｌｂ） とＵ路ブロック（４ａ）、（４ｂ）は切りは
な芒れている。また、この期間、制御線Ｕυに印加する
制御信号は′″［ｌ″レベルあシ、イコライザ用トラン
ジスタ（ＩＩは導通状態である。したがって、パスライ
ン（ｌａ）および（１ｂ）は共に■８レベルよりＶＴＩ
Ｉだけ低いレベルに充電されている。
このＶｌｔレベルの設定値がＶｃｃ−ＶＴＲであるとき
、パスラインの充電レベルはＶｃｃ−２Ｖ’１・■とな
る。
、パスラインの充電レベルはＶｃｃ−２Ｖ’１・■とな
る。
次に、パスラインへの書き込みあるいは読み出しは活性
時に行なわれる。まず、読み出し時において、制御＊Ｑ
ＵＫ印加する制御信号がＬ”レベルになり、パスライン
（１ａ）および（１ｂ）のイコライズ機能が解除される
。そして、例えば制御線（９ａ）に′″Ｈ′″Ｈ′″レ
ベル号が印加すると、結合トランジスタ（８ａ）および
（８ｂ）が導通状態になる。このため、回路ブロック（
４ａ）がパスライン（ｌａ） 、 （ｌｂ）に接−する
。このため、回路ブロック（４ａ）の動作に応じて、パ
スライン（１ｍ） モしくは（１ｂ）の一方が″Ｌ″レ
ベルまで下げられ、銃み出しが完了し、１つのサイクル
が終了する。
時に行なわれる。まず、読み出し時において、制御＊Ｑ
ＵＫ印加する制御信号がＬ”レベルになり、パスライン
（１ａ）および（１ｂ）のイコライズ機能が解除される
。そして、例えば制御線（９ａ）に′″Ｈ′″Ｈ′″レ
ベル号が印加すると、結合トランジスタ（８ａ）および
（８ｂ）が導通状態になる。このため、回路ブロック（
４ａ）がパスライン（ｌａ） 、 （ｌｂ）に接−する
。このため、回路ブロック（４ａ）の動作に応じて、パ
スライン（１ｍ） モしくは（１ｂ）の一方が″Ｌ″レ
ベルまで下げられ、銃み出しが完了し、１つのサイクル
が終了する。
次に、読み出し、もしくは書き込みが行なわれる前に、
非活性時間帯を挿入する場合、７非活性時間帯内でパス
ライン（１ｍ）および（ｌｂ）を＠Ｈ″しベルまで、す
みやかに充電する必要がある。この充電は負荷トランジ
スタ（２ａ）および（２ｂ）を介して行なわれる。すな
わち、制御線（ＩＩＫ印加する制御信号を”Ｈ”レベル
にすると、イコライザ用トランジスタＯＱが導通状態に
なｆｉ、 ＠Ｈ″レベル側のパスラインとＬ”レベル側
のパスラインとをイコライズすることで、上記充電作用
を加速する。
非活性時間帯を挿入する場合、７非活性時間帯内でパス
ライン（１ｍ）および（ｌｂ）を＠Ｈ″しベルまで、す
みやかに充電する必要がある。この充電は負荷トランジ
スタ（２ａ）および（２ｂ）を介して行なわれる。すな
わち、制御線（ＩＩＫ印加する制御信号を”Ｈ”レベル
にすると、イコライザ用トランジスタＯＱが導通状態に
なｆｉ、 ＠Ｈ″レベル側のパスラインとＬ”レベル側
のパスラインとをイコライズすることで、上記充電作用
を加速する。
このとき、イコライザ用トランジスタａ〔の閾値電圧Ｖ
ＴＩＩＬが他のトランジスタの閾値電圧ＶＴＲより絶対
値の低い値であるため、電流駆動能力が高く、前記のイ
コライズ作用を短時間に実施することができる。
ＴＩＩＬが他のトランジスタの閾値電圧ＶＴＲより絶対
値の低い値であるため、電流駆動能力が高く、前記のイ
コライズ作用を短時間に実施することができる。
なお、活性時にパスライン（ｌａ）および（１ｂ）がイ
コライザ用トランジスタＱｌを介して、干渉するのを防
ぐために１パスライン（１ａ）および（１ｂ）の”Ｌ”
レベルはイコライザ用トランジスタａ１の閾値電圧ＶＴ
ＨＬより高い値に鰻定される。
コライザ用トランジスタＱｌを介して、干渉するのを防
ぐために１パスライン（１ａ）および（１ｂ）の”Ｌ”
レベルはイコライザ用トランジスタａ１の閾値電圧ＶＴ
ＨＬより高い値に鰻定される。
第４図は第３図に示す半導体集積回路を設けたランダム
メモリを示すブロック図である。同図において、（４ａ
１） 〜（４ａｎ） 、 （４ｂｌ） 〜（４ｂｍ）
−−。
メモリを示すブロック図である。同図において、（４ａ
１） 〜（４ａｎ） 、 （４ｂｌ） 〜（４ｂｍ）
−−。
（４ｎ１）〜（４ｎｎ ）はマトリックスに配置したメ
モリセル、（１０ａ）〜（Ｉｏｎ）はイコライザ用トラ
ンジスタ、（１２ａ）〜（１２ｎ）はデコーダ、（１３
ａ）および（１３ｂ）はデコーダ（１２ａ）〜（１２ｎ
）が接続する第２のパスライン、Ｉはその入力端子がそ
れぞれこの第２のパスライン（１３Ｍ）および（１３ｂ
）に接続し、第２のパスラインの出力を増幅するセンス
アンプ、任１は他のトランジスタの閾値電圧ＶＴＨよシ
絶対瀘の低い閾値電圧ＶＴＨＬをもつトランジスタ、（
１６ａ）および（１６ｂ）は第２のパスライン（１３ａ
）および（１３ｂ）を充電するためのトランジスタ、ａ
′ｌ）は電源電圧Ｖｃｃが印加する電源端子、０種は一
定の電圧ＶＲが印加する電圧端子である。
モリセル、（１０ａ）〜（Ｉｏｎ）はイコライザ用トラ
ンジスタ、（１２ａ）〜（１２ｎ）はデコーダ、（１３
ａ）および（１３ｂ）はデコーダ（１２ａ）〜（１２ｎ
）が接続する第２のパスライン、Ｉはその入力端子がそ
れぞれこの第２のパスライン（１３Ｍ）および（１３ｂ
）に接続し、第２のパスラインの出力を増幅するセンス
アンプ、任１は他のトランジスタの閾値電圧ＶＴＨよシ
絶対瀘の低い閾値電圧ＶＴＨＬをもつトランジスタ、（
１６ａ）および（１６ｂ）は第２のパスライン（１３ａ
）および（１３ｂ）を充電するためのトランジスタ、ａ
′ｌ）は電源電圧Ｖｃｃが印加する電源端子、０種は一
定の電圧ＶＲが印加する電圧端子である。
なお、動作については第３図と同様であることはもちろ
んである。
んである。
第５図はこの発明に係る半導体集積回路の相補型パスラ
インバイアス装置の他の実施例を示す回１−．．あ、。
インバイアス装置の他の実施例を示す回１−．．あ、。
１．Ｉ工おい７、。９８、およ。。１９ｂ） ’
は閾値電圧ＶＴＩＩをもつエンハンスメント型トランジ
スタ、（２）はこのエンハンスメント型トランジスタ（
１９ａ）および（１９ｂ）の閾値電圧Ｖ’ｒｎｊＤ絶対
値で低い閾値電圧ＶＴＨＬをもつイコライザ用トランジ
スタ、（２１ａ）および（２１ｂ）は負の閾値電圧を有
するデプレション型トランジスタ、＠は電源電圧Ｖｃｃ
より低い電源電圧ｖｍ （ＶＢ＜ＶＣＣ）の電圧端子で
ある。
は閾値電圧ＶＴＩＩをもつエンハンスメント型トランジ
スタ、（２）はこのエンハンスメント型トランジスタ（
１９ａ）および（１９ｂ）の閾値電圧Ｖ’ｒｎｊＤ絶対
値で低い閾値電圧ＶＴＨＬをもつイコライザ用トランジ
スタ、（２１ａ）および（２１ｂ）は負の閾値電圧を有
するデプレション型トランジスタ、＠は電源電圧Ｖｃｃ
より低い電源電圧ｖｍ （ＶＢ＜ＶＣＣ）の電圧端子で
ある。
なお、動作については第３図と同様であることはもちろ
んである。
んである。
以上＃細に説明したように、この発明に係る半導体集積
回路は０■に近い一値電圧を有するイコライザ用トラン
ジスタを用いて相補型パスラインのバイアス装置を構成
するため、非活性時にパスラインを急速に所定のレベル
まで充電することができ、高速のランダムアクセスメモ
リを実現することができる効果がある。
回路は０■に近い一値電圧を有するイコライザ用トラン
ジスタを用いて相補型パスラインのバイアス装置を構成
するため、非活性時にパスラインを急速に所定のレベル
まで充電することができ、高速のランダムアクセスメモ
リを実現することができる効果がある。
第１図は従来の半導体集積回路の相補型パスラインバイ
アス装置を示す回路図、第２図（ａ）〜第２図（Ｃ）は
第１図の各部の波形を示す図、第３図はこの発明に係る
半導体集積回路の一実施例を示すブロック図、第４図は
第３図に示す半導体集積回路を設けたランダムメモリを
示すブロック図、第５図はこの発明に係る半導体集積回
路の相補型バス゛ ラインバイアス装置の他の実施例を
示す回路図である。 （ｌａ）および（１ｂ）・拳・・一対のパスライン、（
２ａ）および（２ｂ）・・・・負荷トランジスタ、（３
）・―・・イコライザ用トランジスタ、（４ｍ） 、
（４ｂ）および（４ａｌ）〜（４ｎ−）・・・・回路ブ
ロック、（５）・・・・電源線、（６ａ）および（６ｂ
）・０・・電圧線、（７）・・・・制御線、（８ａ）〜
（８ｄ）・・・・結合トランジスタ、（９ａ）および（
９ｂ）・・・嗜制御線、Ｑ（１、（１０ａ）〜（１０ｒ
ｔ）・・・・イコライザ用トランジスタ、αυ・・・・
制御線、 （１２ａ）〜（１２ｎ）・・・・デコーダ、
（１３ａ）および（１３ｂ） −−−−第２のパスライ
ン、（１４・・・・センスアンプ、（１１・・・・トラ
ンジスタ、（１６ａ）および（１６ｂ）・・・・トラン
ジスタ、鰭・・・・電源端子、α樽・・・・電圧端子、
（１９ａ）オよび（１９ｂ）・・・拳エンハンスメント
屋トランジスタ、翰・・・・イコライザ用トランジスタ
、（２１ａ）および（２１ｂ）・・・・デプレション型
トランジスタ、（２２・・・・電圧端子。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１ＩＩ 第２図 第３図 ＷＡ４図 第５図
アス装置を示す回路図、第２図（ａ）〜第２図（Ｃ）は
第１図の各部の波形を示す図、第３図はこの発明に係る
半導体集積回路の一実施例を示すブロック図、第４図は
第３図に示す半導体集積回路を設けたランダムメモリを
示すブロック図、第５図はこの発明に係る半導体集積回
路の相補型バス゛ ラインバイアス装置の他の実施例を
示す回路図である。 （ｌａ）および（１ｂ）・拳・・一対のパスライン、（
２ａ）および（２ｂ）・・・・負荷トランジスタ、（３
）・―・・イコライザ用トランジスタ、（４ｍ） 、
（４ｂ）および（４ａｌ）〜（４ｎ−）・・・・回路ブ
ロック、（５）・・・・電源線、（６ａ）および（６ｂ
）・０・・電圧線、（７）・・・・制御線、（８ａ）〜
（８ｄ）・・・・結合トランジスタ、（９ａ）および（
９ｂ）・・・嗜制御線、Ｑ（１、（１０ａ）〜（１０ｒ
ｔ）・・・・イコライザ用トランジスタ、αυ・・・・
制御線、 （１２ａ）〜（１２ｎ）・・・・デコーダ、
（１３ａ）および（１３ｂ） −−−−第２のパスライ
ン、（１４・・・・センスアンプ、（１１・・・・トラ
ンジスタ、（１６ａ）および（１６ｂ）・・・・トラン
ジスタ、鰭・・・・電源端子、α樽・・・・電圧端子、
（１９ａ）オよび（１９ｂ）・・・拳エンハンスメント
屋トランジスタ、翰・・・・イコライザ用トランジスタ
、（２１ａ）および（２１ｂ）・・・・デプレション型
トランジスタ、（２２・・・・電圧端子。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１ＩＩ 第２図 第３図 ＷＡ４図 第５図
Claims (2)
- （１）互に相補的な信号が乗せられる一対のパスライン
と、この一対のパスライン間に接続する複数個の同等機
能を有する回路ブロックと、このパスラインに一定の負
荷を加える負荷トランジスタ、この負荷トランジスタの
閾値電圧より絶対値で小さい閾値電圧をもち、制御信号
によって導通状態になり、所定の期間に一対のパスライ
ンの電位を等価するイコライザ用トランジスタとを備え
たことを特徴とする半導体集積回路。 - （２）前記負荷トランジスタがエンハンスメント型トラ
ンジスタであシ、このエンハンスメント型トランジスタ
とパスラインとの間にデプレッション型トランジスタを
接続することを特徴とする特許請求の範囲第１項記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081984A JPS58196693A (ja) | 1982-05-12 | 1982-05-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081984A JPS58196693A (ja) | 1982-05-12 | 1982-05-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196693A true JPS58196693A (ja) | 1983-11-16 |
| JPS6322388B2 JPS6322388B2 (ja) | 1988-05-11 |
Family
ID=13761738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081984A Granted JPS58196693A (ja) | 1982-05-12 | 1982-05-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239655A (ja) * | 1989-03-13 | 1990-09-21 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
| JPH0397194A (ja) * | 1989-09-11 | 1991-04-23 | Nec Corp | スタティックｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117389A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Static type random access memory |
-
1982
- 1982-05-12 JP JP57081984A patent/JPS58196693A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117389A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Static type random access memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239655A (ja) * | 1989-03-13 | 1990-09-21 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
| JPH0397194A (ja) * | 1989-09-11 | 1991-04-23 | Nec Corp | スタティックｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322388B2 (ja) | 1988-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1582792A (en) | Detectors | |
| JPS5951072B2 (ja) | 半導体メモリ装置 | |
| EP0220721B1 (en) | Sense or differential amplifier circuit | |
| JPS5845697A (ja) | 不揮発性メモリ | |
| US4170741A (en) | High speed CMOS sense circuit for semiconductor memories | |
| US4336465A (en) | Reset circuit | |
| JPS595989B2 (ja) | スタティック型ランダムアクセスメモリ | |
| KR870002585A (ko) | 반도체 메모리 장치 | |
| JPS58196693A (ja) | 半導体集積回路 | |
| US5515315A (en) | Dynamic random access memory | |
| JPH0447397B2 (ja) | ||
| US5278788A (en) | Semiconductor memory device having improved controlling function for data buses | |
| JPS592118B2 (ja) | 増巾回路 | |
| US4821237A (en) | Semiconductor memory device | |
| GB2212681A (en) | Accessing memory cells | |
| JP3317270B2 (ja) | Ｓｒａｍ装置とその制御方法 | |
| JPH0729996A (ja) | 半導体記憶装置 | |
| EP0177106A2 (en) | Self referenced sense amplifier circuit | |
| JP2525728B2 (ja) | 半導体記憶装置 | |
| USRE33725E (en) | Self referenced sense amplifier | |
| JP2723714B2 (ja) | 半導体メモリ | |
| JPH0198186A (ja) | 同期型記憶装置 | |
| JP2529305B2 (ja) | 中間レベル設定回路 | |
| JP4245688B2 (ja) | プリチャージ回路 | |
| JPH0544757B2 (ja) |