JPS63164464A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS63164464A JPS63164464A JP61314974A JP31497486A JPS63164464A JP S63164464 A JPS63164464 A JP S63164464A JP 61314974 A JP61314974 A JP 61314974A JP 31497486 A JP31497486 A JP 31497486A JP S63164464 A JPS63164464 A JP S63164464A
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- JP
- Japan
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- film
- type
- layer
- impurity region
- semiconductor substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体基板上の耐熱酸化性絶縁膜の側面に不
純物含有膜を形成した後、該不純物含有物から不純物を
半導体基板中に拡散し、更に耐熱酸化膜をマスクとして
半導体基板の表面を熱酸化する。これにより、熱酸化膜
が形成されるとともに、該熱酸化膜の側面および／ま・
たはこれに連なる熱酸化膜の下面の近傍の半導体基板の
表面に自己整合的に不純物領域を形成することができる
。
純物含有膜を形成した後、該不純物含有物から不純物を
半導体基板中に拡散し、更に耐熱酸化膜をマスクとして
半導体基板の表面を熱酸化する。これにより、熱酸化膜
が形成されるとともに、該熱酸化膜の側面および／ま・
たはこれに連なる熱酸化膜の下面の近傍の半導体基板の
表面に自己整合的に不純物領域を形成することができる
。
従って、熱酸化膜との界面付近に発生するチャネルリー
ク電流を確実に防止することが可能となる。
ク電流を確実に防止することが可能となる。
本発明は半導体装置とその製造方法に関するものであり
、更に詳しく言えば絶縁膜の側面近傍の半導体基板の表
面に不純物領域が形成されている半導体装置とその製造
方法に関するものである。
、更に詳しく言えば絶縁膜の側面近傍の半導体基板の表
面に不純物領域が形成されている半導体装置とその製造
方法に関するものである。
ウォールドエミッタ構造のトランジスタは、その構造上
、微細パターンが可能なこと、およびベース・コレクタ
間の浮遊容量が小さいことより、高速のロジックやメモ
リに適用されている。
、微細パターンが可能なこと、およびベース・コレクタ
間の浮遊容量が小さいことより、高速のロジックやメモ
リに適用されている。
ｆｊ５４図は従来例に係るウォールドエミッタ構造のト
ランジスタの断面図である。１はｐ型Ｓｉ基板、２はｎ
・埋没層、３はｎ型エピタキシャル層である。また４は
ＬＯＣＯ５法により形成された５１０２膜、５はｎ・コ
レクタ補償拡散層、６はｐ・分離拡散層、７はｐ型ベー
ス拡散層、８はｎ型エミッタ拡散層である。
ランジスタの断面図である。１はｐ型Ｓｉ基板、２はｎ
・埋没層、３はｎ型エピタキシャル層である。また４は
ＬＯＣＯ５法により形成された５１０２膜、５はｎ・コ
レクタ補償拡散層、６はｐ・分離拡散層、７はｐ型ベー
ス拡散層、８はｎ型エミッタ拡散層である。
ところで、第４図に示すウォールドエミッタ構造のトラ
ンジスタは、比較的、低濃度のベース領域７を５１０２
１ｇＩ４が囲んでいるため、５ｉＯｚ［４の側面の界面
付近が反転してｎ型化し易い、このためエミッタ・コレ
クタ間にリーク電流が発生し、トランジスタの性能が劣
化する問題がある。
ンジスタは、比較的、低濃度のベース領域７を５１０２
１ｇＩ４が囲んでいるため、５ｉＯｚ［４の側面の界面
付近が反転してｎ型化し易い、このためエミッタ・コレ
クタ間にリーク電流が発生し、トランジスタの性能が劣
化する問題がある。
第５図はこの問題を解決するための別の従来例のウォー
ルドエミッタ構造のトランジスタの断面図である。９は
ｐ型チャネルカット拡散層であり、これにより５１０２
膜４の側面の付近の濃度を上げて一ヒ記す−クｔ［流の
発生を防止することができる。なお第５図において、第
４図と同じ番号で示すものは同じものを示している。
ルドエミッタ構造のトランジスタの断面図である。９は
ｐ型チャネルカット拡散層であり、これにより５１０２
膜４の側面の付近の濃度を上げて一ヒ記す−クｔ［流の
発生を防止することができる。なお第５図において、第
４図と同じ番号で示すものは同じものを示している。
ところで第５図のｐ型チャネルカット拡散層９は、ホト
リソグラフィ技術によりバタン形成されたマスク層を介
して不純物イオンを注入することにより形成される。こ
のためパタンの位置合せズレによってその形成位置が一
定せず、リーク電流の防止が十分に図れなかったり、あ
るいはトランジスタの性能の劣化を招く場合がる。
リソグラフィ技術によりバタン形成されたマスク層を介
して不純物イオンを注入することにより形成される。こ
のためパタンの位置合せズレによってその形成位置が一
定せず、リーク電流の防止が十分に図れなかったり、あ
るいはトランジスタの性能の劣化を招く場合がる。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、これらの問題点の解決を目的とする。
あり、これらの問題点の解決を目的とする。
第１図は本発明の原理説明図である。まず第１図（ａ）
のように、半導体基板ｌＯの表面に耐熱酸化性絶縁膜１
１を形成する。耐熱酸化性絶縁膜としては、例えば５ｉ
Ｎｌｌがある。その後、ＣＶＤ法等により全面に不純物
含有膜１２を被着する。不純物含有膜としてはＢＳＧＷ
ｌやＰＳＧ膜がある。
のように、半導体基板ｌＯの表面に耐熱酸化性絶縁膜１
１を形成する。耐熱酸化性絶縁膜としては、例えば５ｉ
Ｎｌｌがある。その後、ＣＶＤ法等により全面に不純物
含有膜１２を被着する。不純物含有膜としてはＢＳＧＷ
ｌやＰＳＧ膜がある。
次いで第１図（ｂ）に示すように、絶縁膜１１の側面部
にのみ不純物含有ｌ１１２を残す、この方法としては、
例えばリアクティブイオンエツチングがある。
にのみ不純物含有ｌ１１２を残す、この方法としては、
例えばリアクティブイオンエツチングがある。
その後、熱処理を施すことにより、不純物含有Ｗｉ１２
から半導体基板１０中に不純物が拡散して該絶縁膜１１
の側面およびこれに連なる該絶縁膜の下面部に沿って不
純物領域１３が形成される。
から半導体基板１０中に不純物が拡散して該絶縁膜１１
の側面およびこれに連なる該絶縁膜の下面部に沿って不
純物領域１３が形成される。
次に耐熱酸化性絶縁１ｇ１１１をマスクとして半導体基
板ｌＯを熱酸化することにより熱酸化膜１３を形成する
と、本発明の半導体装置が完成する（第１図（Ｃ））。
板ｌＯを熱酸化することにより熱酸化膜１３を形成する
と、本発明の半導体装置が完成する（第１図（Ｃ））。
なお不純物の拡散は半導体基板を熱酸化するときの熱を
利用してもよく、この場合には前記不純物拡散のために
行なわれる特別の熱処理工程は省略できる。
利用してもよく、この場合には前記不純物拡散のために
行なわれる特別の熱処理工程は省略できる。
また不純物のアウトディフュージョンを防止するため、
熱処理の際、不純物含有膜１２の上にカバー用膜を形成
してもよい。
熱処理の際、不純物含有膜１２の上にカバー用膜を形成
してもよい。
本発明によれば、リーク電流防止用の不純物領域１３を
、リーク電流の生じ易い熱酸化［１３の界面付近に自己
整合的に形成することが可使となる。
、リーク電流の生じ易い熱酸化［１３の界面付近に自己
整合的に形成することが可使となる。
次に図を参照しながら本発明の実施例について説明する
。第２図は本発明の実施例に係るウォールドエミッタ構
造のトランジスタの製造工程を説明する図である。
。第２図は本発明の実施例に係るウォールドエミッタ構
造のトランジスタの製造工程を説明する図である。
（１）同図（ａ）において、第４図と同じ番号は同じも
のを示している。すなわち１はｐ型Ｓ１基板。
のを示している。すなわち１はｐ型Ｓ１基板。
２はｎ′埋没層、３はｎ型エピタキシャル層である、ま
た１５は５ｉ０２膜、１６は耐熱酸化膜としてのＳｉＮ
膜である。ここまでは従来の通常の製造方法により形成
される。
た１５は５ｉ０２膜、１６は耐熱酸化膜としてのＳｉＮ
膜である。ここまでは従来の通常の製造方法により形成
される。
（２）＆いでＣＶＤ法ニヨリ３００〜３０００Ａ ｆ）
ＢＳＧ［を成長させた後、リアクティブイオンエツチン
グすることにより、Ｓ＋０２１１１５およびＳｉＮ膜１
６の側面に該ＢＳＧ膜１７を残す（同図（ｂ））。
ＢＳＧ［を成長させた後、リアクティブイオンエツチン
グすることにより、Ｓ＋０２１１１５およびＳｉＮ膜１
６の側面に該ＢＳＧ膜１７を残す（同図（ｂ））。
（３）次にＳｉＮ膜１６をマスクとしてｎ型エピタキシ
ャル層の表面を熱酸化することによりＳｉ ０２膜１８
を形成する。その後、 ｓ、ｏ２膜１５およびＳｉＮ膜
１６を除去した後、熱処理を施すことによりＢＳＧ膜１
７からポロンを拡散してｐ型不純物領域１９を形成する
。更に通常の製造方法により、ベース拡散層７．エミッ
タ拡散層８を形成すると、本発明の実施例に係るウォー
ルドエミッタ構造のトランジスタが完成する。
ャル層の表面を熱酸化することによりＳｉ ０２膜１８
を形成する。その後、 ｓ、ｏ２膜１５およびＳｉＮ膜
１６を除去した後、熱処理を施すことによりＢＳＧ膜１
７からポロンを拡散してｐ型不純物領域１９を形成する
。更に通常の製造方法により、ベース拡散層７．エミッ
タ拡散層８を形成すると、本発明の実施例に係るウォー
ルドエミッタ構造のトランジスタが完成する。
なお熱酸化、ベース拡散およびエミッタ拡散の際の熱を
利用してＢＳＧ膜１７からポロンの拡散を行なってもよ
い。
利用してＢＳＧ膜１７からポロンの拡散を行なってもよ
い。
また熱処理を行なうとき、ＢＳＧ膜１４の上にカバー用
膜を被着すると、ポロンのアウトディフュージョンが防
止でき、ポロン拡散の制＆−ｉｔ＜良くなる。
膜を被着すると、ポロンのアウトディフュージョンが防
止でき、ポロン拡散の制＆−ｉｔ＜良くなる。
このように本発明の実施例によればリーク電流の生じ易
い５１０２膜１８の側面に自己整合的Ｌｐ型不純物領域
１５を形成することができるので、薔ミッタ・コレクタ
間のリーク電流を確実に防止することが可能となる。
い５１０２膜１８の側面に自己整合的Ｌｐ型不純物領域
１５を形成することができるので、薔ミッタ・コレクタ
間のリーク電流を確実に防止することが可能となる。
なお不純物領域の不純物含有量その深さは、不・鈍物含
有膜の膜厚、不純物含有量や処理温度等により制御可ず
戯である。
有膜の膜厚、不純物含有量や処理温度等により制御可ず
戯である。
第３図は本発明の別の実施例に係るｎチャ“ネルＭＯ３
ＦＥＴの製造工程を説明する図である。
ＦＥＴの製造工程を説明する図である。
（１）同図（ａ）に示すように、ｐ型Ｓｔ基板２０の上
に５１０２膜２１および５ｉＮｌｉｉ２２を形成する。
に５１０２膜２１および５ｉＮｌｉｉ２２を形成する。
（２） 次１ｚ％テ３００〜３０００ＡノＢＳＧｙ２ヲ
ＣＶＤ法により全面に形成した後に、リアクティブイオ
ンエツチングにより５１０２膜２１およびＳｉＮ膜２２
の′側面にＢＳＧ膜２３を残す。
ＣＶＤ法により全面に形成した後に、リアクティブイオ
ンエツチングにより５１０２膜２１およびＳｉＮ膜２２
の′側面にＢＳＧ膜２３を残す。
（３）次ニ、ＬＯＣＯ３法にＪｌ’ＪＳｉＮ ｒｆｉ２
２をマスクとしてｐ型Ｓ＋基板２０を熱酸化する。これ
によりＳ１２！Ｉ ２４が形成されるとともに％ＢＳＧ
膜２３からポロンが拡散して５ｉ０２膜２４の側面およ
びこれに連なる該５ｉ０２膜２４の下面の近傍のＳｔ基
板２０の表面にＰ型不純物領域２５を形成することがで
きる０次いで通常の製造方法により、ゲート５ｉ０２膜
２６ 、ゲート電極２７およびソース・ドレイン領域２
８．２９を形成すると、本発明の実施例に係るｎチャネ
ルＭＯＳＦＥＴが完成する。
２をマスクとしてｐ型Ｓ＋基板２０を熱酸化する。これ
によりＳ１２！Ｉ ２４が形成されるとともに％ＢＳＧ
膜２３からポロンが拡散して５ｉ０２膜２４の側面およ
びこれに連なる該５ｉ０２膜２４の下面の近傍のＳｔ基
板２０の表面にＰ型不純物領域２５を形成することがで
きる０次いで通常の製造方法により、ゲート５ｉ０２膜
２６ 、ゲート電極２７およびソース・ドレイン領域２
８．２９を形成すると、本発明の実施例に係るｎチャネ
ルＭＯＳＦＥＴが完成する。
このようにチャネルカット用ｐ）！ｌ！不純物領域′２
５をリーク電流の生じ易い５１０２膜２４の近傍に自己
整合的に形成することができる。
５をリーク電流の生じ易い５１０２膜２４の近傍に自己
整合的に形成することができる。
なお各実施例では、チャネルカットとしてｐ型不純物領
域を形成したが、ｎ型Ｓｉ基板に対してｎ型不純物領域
を形成すれば、同様にリーク電流を防止することが可能
となる。
域を形成したが、ｎ型Ｓｉ基板に対してｎ型不純物領域
を形成すれば、同様にリーク電流を防止することが可能
となる。
〔発明の効果〕
以上説明したように１本発明によればリーク電流防止用
の不純物領域を、リーク電流の生じ易い絶縁膜の界面付
近に自己整合的に形成することができるので、半導体装
置の微細化とともに、リーク電流の確実な防止が可能と
なる。
の不純物領域を、リーク電流の生じ易い絶縁膜の界面付
近に自己整合的に形成することができるので、半導体装
置の微細化とともに、リーク電流の確実な防止が可能と
なる。
第１図は本発明の詳細な説明する図、
第２図は本発明の実施例に係るウォールドエミッタ構造
のトランジスタの製造工程を説明する図。 第３図は末完ＩＪＩの別の実施例に係るｎチャネルＭＯ
ＳＦＥＴの製造工程を説明する図、第４図は従来例に係
るウォールドエミッタ構造のトランジスタの製造工程を
説明する図。 第５図は別の従来例に係るウォールドエミッタ構造のト
ランジスタの製造工程を説明する図である。 （符号の説明） ｌ、２０・・・Ｐ型ＳＩ基板、 ２・・・ｎｔ埋没層、 ３・・・ｎ型エピタキシャル層。 ４．１５．１８，２１．２４・・・５１０２膜、５・・
・ｎ゛コレクタ補償拡散層。 ６・・・ｐ゛分離拡散層、 ７・・・ｐ型ベース拡散層、 ８・・・ｎ型エミッタ拡散層、 ９・・・チャネルカッ゛ト拡散層、 １０・・・半導体基板、 １１・・・耐熱酸化性絶縁膜、 １２・・・不純物含有膜。 １．３・・・熱酸化膜。 １４・・・不純物領域、 １６．２２・・・ＳｉＮ膜、 １７．２３・・・ＢＳＧ膜、 １９．２５・・・ｐ型不純物領域。 ２６・・・ゲートｓ、ｏ２膜、 ２７・・・ゲート電極、 ２８・・・ソース領域、 ２９・・・ドレイン領域。 （Ｋ） （Ｉ−） ｔＣ） 本文１１η＾ゑ理露ｑ固 第１図
のトランジスタの製造工程を説明する図。 第３図は末完ＩＪＩの別の実施例に係るｎチャネルＭＯ
ＳＦＥＴの製造工程を説明する図、第４図は従来例に係
るウォールドエミッタ構造のトランジスタの製造工程を
説明する図。 第５図は別の従来例に係るウォールドエミッタ構造のト
ランジスタの製造工程を説明する図である。 （符号の説明） ｌ、２０・・・Ｐ型ＳＩ基板、 ２・・・ｎｔ埋没層、 ３・・・ｎ型エピタキシャル層。 ４．１５．１８，２１．２４・・・５１０２膜、５・・
・ｎ゛コレクタ補償拡散層。 ６・・・ｐ゛分離拡散層、 ７・・・ｐ型ベース拡散層、 ８・・・ｎ型エミッタ拡散層、 ９・・・チャネルカッ゛ト拡散層、 １０・・・半導体基板、 １１・・・耐熱酸化性絶縁膜、 １２・・・不純物含有膜。 １．３・・・熱酸化膜。 １４・・・不純物領域、 １６．２２・・・ＳｉＮ膜、 １７．２３・・・ＢＳＧ膜、 １９．２５・・・ｐ型不純物領域。 ２６・・・ゲートｓ、ｏ２膜、 ２７・・・ゲート電極、 ２８・・・ソース領域、 ２９・・・ドレイン領域。 （Ｋ） （Ｉ−） ｔＣ） 本文１１η＾ゑ理露ｑ固 第１図
Claims (2)
- （１）半導体基板上の絶縁膜の側面および／またはこれ
に連なる該絶縁膜の下面に沿って半導体基板表面に不純
物領域が形成されていることを特徴とする半導体装置。 - （２）半導体基板上に耐熱酸化性絶縁膜を形成する工程
と、 前記耐熱酸化性絶縁膜の側面に不純物含有膜を形成する
工程と、 前記不純物含有膜から前記半導体基板中に不純物を拡散
する工程と、 前記耐熱酸化性絶縁膜をマスクとして半導体基板の表面
を酸化して熱酸化膜を形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314974A JPS63164464A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314974A JPS63164464A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164464A true JPS63164464A (ja) | 1988-07-07 |
Family
ID=18059907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314974A Pending JPS63164464A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164464A (ja) |
-
1986
- 1986-12-26 JP JP61314974A patent/JPS63164464A/ja active Pending
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