JPH0230575B2 - - Google Patents
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- JPH0230575B2 JPH0230575B2 JP55170365A JP17036580A JPH0230575B2 JP H0230575 B2 JPH0230575 B2 JP H0230575B2 JP 55170365 A JP55170365 A JP 55170365A JP 17036580 A JP17036580 A JP 17036580A JP H0230575 B2 JPH0230575 B2 JP H0230575B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- doped layer
- base
- oxide film
- emitter
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は最近注目されだしたポリシリコン自己
整合技術（Polysilicon self alignment techniq
ue：以下PSA技術と略称する）を用いた半導体
装置、特にバイポーラトランジスタの作製方法に
関するものである。
整合技術（Polysilicon self alignment techniq
ue：以下PSA技術と略称する）を用いた半導体
装置、特にバイポーラトランジスタの作製方法に
関するものである。
PSA技術はバイポーラトランジスタを低電力
動作させても高速性を損わないようにすることを
ねらつたプロセスであつて、これは特に高密度集
積回路（LargeScale Integration：以下LSIと略
称する）における近年のトランジスタを微細化す
るという要求上からひんぱんに用いられるように
なつて来ている。
動作させても高速性を損わないようにすることを
ねらつたプロセスであつて、これは特に高密度集
積回路（LargeScale Integration：以下LSIと略
称する）における近年のトランジスタを微細化す
るという要求上からひんぱんに用いられるように
なつて来ている。
上述のLSIでは当然それに用いられバイポーラ
トランジスタ低電流動作させるために該トランジ
スタの負荷抵抗を大きくしてコレクタ電流を抑え
る一方で、高速化のために、各部の寄生容量やベ
ース抵抗を減らし、かつエミツタやベースの各拡
散深さを浅く作ればよいことがわかつている。
トランジスタ低電流動作させるために該トランジ
スタの負荷抵抗を大きくしてコレクタ電流を抑え
る一方で、高速化のために、各部の寄生容量やベ
ース抵抗を減らし、かつエミツタやベースの各拡
散深さを浅く作ればよいことがわかつている。
そしてベース抵抗をエミツタ直列抵抗と共に減
少させるためにはベースおよびエミツタの各拡散
層に接するポリシリコン配線の抵抗値を、たとえ
ば該ポリシリコン配線の上面を金属シリサイド
化、例えばプラチナ―シリサイド（以下Pt―Siと
略称する）化すると共に、更には該配線に不純物
のイオン注入を施すかして、低下させるとよい
し、寄生容量を減らすためには、上記ポリシリコ
ン配線の大部分ならびにやはりポリシリコンで形
成される抵抗類を厚さの大なるフイールド酸化膜
上に形成するなどの方法をとるとよい。
少させるためにはベースおよびエミツタの各拡散
層に接するポリシリコン配線の抵抗値を、たとえ
ば該ポリシリコン配線の上面を金属シリサイド
化、例えばプラチナ―シリサイド（以下Pt―Siと
略称する）化すると共に、更には該配線に不純物
のイオン注入を施すかして、低下させるとよい
し、寄生容量を減らすためには、上記ポリシリコ
ン配線の大部分ならびにやはりポリシリコンで形
成される抵抗類を厚さの大なるフイールド酸化膜
上に形成するなどの方法をとるとよい。
第１図はこのような設計理念を念頭において形
成される能動素子すなわちLSI用の従来のバイポ
ーラトランジスタの断面図を示したものであつ
て、たとえばPnP型ならば、半導体基板（ｎ型）
１の所定の表面部分に形成されたたとえば厚さが
1μｍ程度のフイールド酸化膜２の相互間にはP+
型コレクタ接触用不純物ドープ層１２、ならびに
ｎ型ベース不純物ドープ層３などの活性領域が形
成されており、該ベース不純物ドープ層３の一部
にはP+型エミツタ不純物ドープ層４が構成され
ている。なお、１４はＰ型コレクタ不純物ドープ
層であり、１５はP+型埋込み層、１３はポリシ
リコン抵抗、５，６，７はエミツタ、ベースおよ
びコレクタ用の各ポリシリコン配線、８，９，１
０はこれのポリシリコン配線５，６，７の抵抗値
を低減せしめる目的でこれらポリシリコン配線の
上面に形成されたPt―Si層、１１はエミツタ〜ベ
ース画定用の酸化膜である。
成される能動素子すなわちLSI用の従来のバイポ
ーラトランジスタの断面図を示したものであつ
て、たとえばPnP型ならば、半導体基板（ｎ型）
１の所定の表面部分に形成されたたとえば厚さが
1μｍ程度のフイールド酸化膜２の相互間にはP+
型コレクタ接触用不純物ドープ層１２、ならびに
ｎ型ベース不純物ドープ層３などの活性領域が形
成されており、該ベース不純物ドープ層３の一部
にはP+型エミツタ不純物ドープ層４が構成され
ている。なお、１４はＰ型コレクタ不純物ドープ
層であり、１５はP+型埋込み層、１３はポリシ
リコン抵抗、５，６，７はエミツタ、ベースおよ
びコレクタ用の各ポリシリコン配線、８，９，１
０はこれのポリシリコン配線５，６，７の抵抗値
を低減せしめる目的でこれらポリシリコン配線の
上面に形成されたPt―Si層、１１はエミツタ〜ベ
ース画定用の酸化膜である。
エミツタ、ベース、コレクタの各配線と抵抗と
を第１図に示したようにポリシリコン膜で形成す
る従来の方法は、第２図ａに示したようにまずベ
ース不純物ドープ層３が形成された半導体基板１
の表面上ならびにフイールド酸化膜２の表面上に
２１で示したごときポリシリコン層を全面配設す
る。そして、その上を窒化膜（Si3N4）２０で被
覆したあと該窒化膜２０の所定部に、２２で示し
たごとき開口窓を開いた上で、酸化雰囲気中にお
けば、上記開口部２２直下のポリシリコン膜が第
２図ｂに示したごとく二酸化シリコン（SiO2）
膜（以下単に酸化膜と呼ぶ）２３と化す。
を第１図に示したようにポリシリコン膜で形成す
る従来の方法は、第２図ａに示したようにまずベ
ース不純物ドープ層３が形成された半導体基板１
の表面上ならびにフイールド酸化膜２の表面上に
２１で示したごときポリシリコン層を全面配設す
る。そして、その上を窒化膜（Si3N4）２０で被
覆したあと該窒化膜２０の所定部に、２２で示し
たごとき開口窓を開いた上で、酸化雰囲気中にお
けば、上記開口部２２直下のポリシリコン膜が第
２図ｂに示したごとく二酸化シリコン（SiO2）
膜（以下単に酸化膜と呼ぶ）２３と化す。
このようにすれば、エミツタ配線、ベース配
線、コレクタ配線ならびに抵抗として用いられる
ポリシリコンの各層５，６，７ならびに１３は分
離されるから、その後、エミツタ４およびP+型
コレクタ接触用不純物ドープ層１２の形成予定領
域上の窒化膜を除去して硼素(B)を拡散すれば、第
２図ｂに見られるごとくベース不純物ドープ層３
の一部にP+型エミツタ不純物ドープ層が、また、
コレクタ不純物ドープ層１４の表面にP+コレク
タ接触用不純物ドープ層１２が形成されてここに
PnPトランジスタが完成する。ただし、第２図
ａ，ｂ中において先の第１図と同等の部位には同
一符号を付して示した。
線、コレクタ配線ならびに抵抗として用いられる
ポリシリコンの各層５，６，７ならびに１３は分
離されるから、その後、エミツタ４およびP+型
コレクタ接触用不純物ドープ層１２の形成予定領
域上の窒化膜を除去して硼素(B)を拡散すれば、第
２図ｂに見られるごとくベース不純物ドープ層３
の一部にP+型エミツタ不純物ドープ層が、また、
コレクタ不純物ドープ層１４の表面にP+コレク
タ接触用不純物ドープ層１２が形成されてここに
PnPトランジスタが完成する。ただし、第２図
ａ，ｂ中において先の第１図と同等の部位には同
一符号を付して示した。
しかるにフイールド酸化膜２上に形成される抵
抗１３としてのポリシリコンは、たとえばこれに
対して不純物イオンの注入などを施して、その抵
抗値を調整する場合、該ポリシリコン膜の厚さが
0.3μｍ以下であると、厚さ依存性が急に大きく現
われるという不都合な現象を生じるので、該抵抗
１３用ポリシリコン膜の厚さは大に設定すること
が望ましい。
抗１３としてのポリシリコンは、たとえばこれに
対して不純物イオンの注入などを施して、その抵
抗値を調整する場合、該ポリシリコン膜の厚さが
0.3μｍ以下であると、厚さ依存性が急に大きく現
われるという不都合な現象を生じるので、該抵抗
１３用ポリシリコン膜の厚さは大に設定すること
が望ましい。
これに対して、エミツタ、ベース、コレクタ等
の活性領域の各部のポリシリコン配線について
は、これら配線の上面にPt―Si層が配設された
り、あるいはイオン注入によつて低抵抗層が形成
されたりするが、これら各配線５，６，７の、第
１図中に示したエミツタ、ベース、コレクタの各
接触面１８，１６，２７と上記Pt―Si層の底面１
９，１７，２８の間には、ある程度の抵抗値が存
在してしまい、これが原因でこの半導体装置つま
りトランジスタは低速化してしまうという不都合
がある。したがつて、この配線用ポリシリコン
５，６，７の厚さは小にしなければならない。
の活性領域の各部のポリシリコン配線について
は、これら配線の上面にPt―Si層が配設された
り、あるいはイオン注入によつて低抵抗層が形成
されたりするが、これら各配線５，６，７の、第
１図中に示したエミツタ、ベース、コレクタの各
接触面１８，１６，２７と上記Pt―Si層の底面１
９，１７，２８の間には、ある程度の抵抗値が存
在してしまい、これが原因でこの半導体装置つま
りトランジスタは低速化してしまうという不都合
がある。したがつて、この配線用ポリシリコン
５，６，７の厚さは小にしなければならない。
本発明者は先に、こうした相反する２つの要求
を満足させるべく、フイールド酸化膜２上、なら
びに活性領域の半導体基板１上に、第１のポリシ
リコン層を配設したのち、抵抗となるポリシリコ
ン膜は上記フイールド酸化膜上に残置して、活性
領域上のポリシリコンを除去し、あらたに第２の
ポリシリコン膜を全面に被着せしめることにより
前記抵抗用ポリシリコン膜１３を厚く、かつ配線
用ポリシリコン膜５，６，７を薄く形成する半導
体装置の製造方法を提供した。
を満足させるべく、フイールド酸化膜２上、なら
びに活性領域の半導体基板１上に、第１のポリシ
リコン層を配設したのち、抵抗となるポリシリコ
ン膜は上記フイールド酸化膜上に残置して、活性
領域上のポリシリコンを除去し、あらたに第２の
ポリシリコン膜を全面に被着せしめることにより
前記抵抗用ポリシリコン膜１３を厚く、かつ配線
用ポリシリコン膜５，６，７を薄く形成する半導
体装置の製造方法を提供した。
ここで、コレクタ接触用不純物ドープ層１２と
エミツタ不純物ドープ層４との形成方法について
触れる。
エミツタ不純物ドープ層４との形成方法について
触れる。
あらかじめコレクタ不純物層４が形成され、さ
らにその一部にベース不純物層３が構成された段
階におけるトランジスタに対して、第２図ｂ中に
点線で囲んで示したごとく、たとえば、1μｍ程
度の厚さのレジスト膜５０によつて該トランジス
タの表面を覆つたのち、該レジスト膜５０および
ポリシリコンを酸化して作つたベース不純物ドー
プ層上の酸化膜２３をマスクとして、その上部か
らたとえば硼素(B)のイオンを注入すれば、これに
よつて上記のエミツタ不純物ドープ層４ならびに
コレクタ接触用不純物ドープ層１２が形成され
る。
らにその一部にベース不純物層３が構成された段
階におけるトランジスタに対して、第２図ｂ中に
点線で囲んで示したごとく、たとえば、1μｍ程
度の厚さのレジスト膜５０によつて該トランジス
タの表面を覆つたのち、該レジスト膜５０および
ポリシリコンを酸化して作つたベース不純物ドー
プ層上の酸化膜２３をマスクとして、その上部か
らたとえば硼素(B)のイオンを注入すれば、これに
よつて上記のエミツタ不純物ドープ層４ならびに
コレクタ接触用不純物ドープ層１２が形成され
る。
ここでコレクタ接触用不純物ドープ層１２はひ
とまずおいて、エミツタ不純物ドープ層４に注目
すると、該不純物ドープ層４の端部Ｐの位置はマ
スクの一部として使用されたベース不純物ドープ
層上の酸化膜２３の幅で決定されてしまう。この
場合、ポリシリコン２１を酸化して作つたこの酸
化膜２３の幅ｄが大であると、エミツタ不純物ド
ープ層４の端部Ｐとベースポリシリコン配線６の
端部との間には隔たりが生じてしまう。このため
に、第２図ｂに示したベース不純物ドープ層３の
中で、前記エミツタ不純物ドープ層の端部Ｐとベ
ースポリシリコン配線の底部Ｑとの間には、寄生
ベース抵抗ｒが生じ該寄生ベース抵抗ｒの値が高
ければ、このトランジスタの高速性が失われる原
因となる。
とまずおいて、エミツタ不純物ドープ層４に注目
すると、該不純物ドープ層４の端部Ｐの位置はマ
スクの一部として使用されたベース不純物ドープ
層上の酸化膜２３の幅で決定されてしまう。この
場合、ポリシリコン２１を酸化して作つたこの酸
化膜２３の幅ｄが大であると、エミツタ不純物ド
ープ層４の端部Ｐとベースポリシリコン配線６の
端部との間には隔たりが生じてしまう。このため
に、第２図ｂに示したベース不純物ドープ層３の
中で、前記エミツタ不純物ドープ層の端部Ｐとベ
ースポリシリコン配線の底部Ｑとの間には、寄生
ベース抵抗ｒが生じ該寄生ベース抵抗ｒの値が高
ければ、このトランジスタの高速性が失われる原
因となる。
したがつて前記ベース不純物ドープ層上の酸化
膜２３の横方向長さｄは小であることが望ましい
ことになる。
膜２３の横方向長さｄは小であることが望ましい
ことになる。
しかるにこの酸化膜２３は前記したようにベー
ス、エミツタ、コレクタの各配線ならびにフイー
ルド酸化膜上の抵抗を構成するために一挙に配設
されたポリシリコンの一部を酸化して作つたもの
であつた。そしてフイールド酸化膜上のポリシリ
コン１３はこれを抵抗として用いる場合、たとえ
ばイオン注入などの方法でその抵抗値を制御する
に際して、厚さ依存性が現れないように、たとえ
ば0.7μの大なる厚さに形成されるものである。ち
なみに配線用ポリシリコン膜６の厚さは0.2μｍ程
度に選ばれる。ただし第２図ｂ中においては、複
雑化を避けるためにフイールド酸化膜２上の抵抗
用ポリシリコン１３が特に厚いことは略して書い
てある。したがつて以下の論議に必要な部分のみ
を残した要部断面構造図を改めて正確に描けば第
３図のごとくなる。そして以下ではベース不純物
ドープ層上の酸化膜を第２図ｂにおけるフイール
ド酸化膜上の酸化膜と区別するために、２３ａと
して記し、フイールド酸化膜上の酸化膜を２３ｂ
と呼んで区別する。
ス、エミツタ、コレクタの各配線ならびにフイー
ルド酸化膜上の抵抗を構成するために一挙に配設
されたポリシリコンの一部を酸化して作つたもの
であつた。そしてフイールド酸化膜上のポリシリ
コン１３はこれを抵抗として用いる場合、たとえ
ばイオン注入などの方法でその抵抗値を制御する
に際して、厚さ依存性が現れないように、たとえ
ば0.7μの大なる厚さに形成されるものである。ち
なみに配線用ポリシリコン膜６の厚さは0.2μｍ程
度に選ばれる。ただし第２図ｂ中においては、複
雑化を避けるためにフイールド酸化膜２上の抵抗
用ポリシリコン１３が特に厚いことは略して書い
てある。したがつて以下の論議に必要な部分のみ
を残した要部断面構造図を改めて正確に描けば第
３図のごとくなる。そして以下ではベース不純物
ドープ層上の酸化膜を第２図ｂにおけるフイール
ド酸化膜上の酸化膜と区別するために、２３ａと
して記し、フイールド酸化膜上の酸化膜を２３ｂ
と呼んで区別する。
第３図中で２３ｂとして示したフイールド酸化
膜２上の酸化膜は、これが酸化される前段階にお
いては、厚さがたとえば0.5μｍなる第１のポリシ
リコン膜の上に、厚さがたとえば0.2μｍなる第２
のポリシリコン膜が重なつて被着された結果、総
計の厚みが0.7μｍにまで増したものである。これ
に対して同図中で２３ａとして示したベース不純
物ドープ層上の酸化膜は、やはり酸化の前段階に
おいてはたとえば0.2μｍなる厚みを有するように
配設された第２のポリシリコン膜である。
膜２上の酸化膜は、これが酸化される前段階にお
いては、厚さがたとえば0.5μｍなる第１のポリシ
リコン膜の上に、厚さがたとえば0.2μｍなる第２
のポリシリコン膜が重なつて被着された結果、総
計の厚みが0.7μｍにまで増したものである。これ
に対して同図中で２３ａとして示したベース不純
物ドープ層上の酸化膜は、やはり酸化の前段階に
おいてはたとえば0.2μｍなる厚みを有するように
配設された第２のポリシリコン膜である。
このように上記２箇所のポリシリコンは大きく
その厚さが異なるのに対して、酸化速度は一定で
ある。したがつて上記２箇所のポリシリコンを同
じ酸化雰囲気中で選択酸化して行く場合当然厚さ
が小なるベース不純物ドープ層上のポリシリコン
の方が、フイールド酸化膜上のポリシリコンより
も先に酸化を完了するが、その時点においてはフ
イールド酸化膜上のポリシリコンの選択酸化は完
了していない。そしてこのフイールド酸化膜上の
ポリシリコンの選択酸化が完了した時点において
は、ベース不純物ドープ層上ですでに酸化を完了
したポリシリコンは横方向への酸化を生じてしま
つており、選択酸化用マスクとして用いられた窒
化膜の開口部よりも横方向にひろがつた酸化膜と
なつてしまう。
その厚さが異なるのに対して、酸化速度は一定で
ある。したがつて上記２箇所のポリシリコンを同
じ酸化雰囲気中で選択酸化して行く場合当然厚さ
が小なるベース不純物ドープ層上のポリシリコン
の方が、フイールド酸化膜上のポリシリコンより
も先に酸化を完了するが、その時点においてはフ
イールド酸化膜上のポリシリコンの選択酸化は完
了していない。そしてこのフイールド酸化膜上の
ポリシリコンの選択酸化が完了した時点において
は、ベース不純物ドープ層上ですでに酸化を完了
したポリシリコンは横方向への酸化を生じてしま
つており、選択酸化用マスクとして用いられた窒
化膜の開口部よりも横方向にひろがつた酸化膜と
なつてしまう。
このようになると、第２図ｂを用いて前記した
ように、この横方向に余分に広がつた酸化膜をマ
スクの一部としてイオン注入が行われることにな
るから、第２図ｂに示したエミツタ不純物ドープ
層４の端部Ｐは同図中のポリシリコン配線６の底
部Ｑから一層離れてしまい、その結果寄生抵抗ｒ
の増大を招くという不都合が生じる。
ように、この横方向に余分に広がつた酸化膜をマ
スクの一部としてイオン注入が行われることにな
るから、第２図ｂに示したエミツタ不純物ドープ
層４の端部Ｐは同図中のポリシリコン配線６の底
部Ｑから一層離れてしまい、その結果寄生抵抗ｒ
の増大を招くという不都合が生じる。
本発明はこうした欠点に鑑みてなされたもの
で、ベース不純物ドープ層上の薄いポリシリコン
の選択酸化が完了して活性領域表面のベース不純
物ドープ層とエミツタ不純物ドープ層の境界部に
ベースポリシリコン配線パターンの端部およびエ
ミツタポリシリコン配線パターンの端部を画定す
る酸化膜が形成された時点で、該選択酸化用マス
クとして用いた窒化膜の開口部に新たに窒化膜を
CVD法などによつて被着せしめて該開口部を防
ぎ、これ以上の酸化が進行しないようにしておい
てから、引きつづきフイールド酸化膜上の厚いポ
リシリコンの選択酸化を進めるという方法で、前
記のごとき寄生ベース抵抗の増大といつた現象を
抑制せんとするものであつて第４図以下の図面を
用いて記述する。
で、ベース不純物ドープ層上の薄いポリシリコン
の選択酸化が完了して活性領域表面のベース不純
物ドープ層とエミツタ不純物ドープ層の境界部に
ベースポリシリコン配線パターンの端部およびエ
ミツタポリシリコン配線パターンの端部を画定す
る酸化膜が形成された時点で、該選択酸化用マス
クとして用いた窒化膜の開口部に新たに窒化膜を
CVD法などによつて被着せしめて該開口部を防
ぎ、これ以上の酸化が進行しないようにしておい
てから、引きつづきフイールド酸化膜上の厚いポ
リシリコンの選択酸化を進めるという方法で、前
記のごとき寄生ベース抵抗の増大といつた現象を
抑制せんとするものであつて第４図以下の図面を
用いて記述する。
第４図ａ，ｂは本発明に係る半導体装置の製造
方法、特にベース不純物ドープ層およびフイール
ド酸化膜上に配設されたポリシリコンの選択酸化
の工程を示す要部断面図であつて直接論議に不必
要な部分は省略して描かれている。なお同図中で
第１図から第３図までと同じ部位には同じ符号を
付してあり、エミツタ不純物ドープ層はそれが形
成される部分のみを点線イによつて示してある。
方法、特にベース不純物ドープ層およびフイール
ド酸化膜上に配設されたポリシリコンの選択酸化
の工程を示す要部断面図であつて直接論議に不必
要な部分は省略して描かれている。なお同図中で
第１図から第３図までと同じ部位には同じ符号を
付してあり、エミツタ不純物ドープ層はそれが形
成される部分のみを点線イによつて示してある。
ベース不純物ドープ層３およびフイールド酸化
膜２上に前記したごとく厚さを異にして形成され
たポリシリコン２１上を第１の窒化膜５１で一様
に覆い、ベース不純物ドープ層上面ならびにフイ
ールド酸化膜２の上面の所定部分に開口部を設
け、酸化雰囲気中におけば、ポリシリコンの露出
部は前記開口部において、上から順に酸化されて
行く。そしてベース不純物ドープ層上のポリシリ
コンが第４図ａの５４で示したごとく完全に酸化
して酸化膜２３ａとなつてしまつた時点では５３
で示した部分のポリシリコンは厚さが大なるため
に、まだ完全には酸化され切つてはいない。
膜２上に前記したごとく厚さを異にして形成され
たポリシリコン２１上を第１の窒化膜５１で一様
に覆い、ベース不純物ドープ層上面ならびにフイ
ールド酸化膜２の上面の所定部分に開口部を設
け、酸化雰囲気中におけば、ポリシリコンの露出
部は前記開口部において、上から順に酸化されて
行く。そしてベース不純物ドープ層上のポリシリ
コンが第４図ａの５４で示したごとく完全に酸化
して酸化膜２３ａとなつてしまつた時点では５３
で示した部分のポリシリコンは厚さが大なるため
に、まだ完全には酸化され切つてはいない。
このように、５４で示した部分が完全に酸化さ
れた時点において、第４図ｂに示すごとく、マス
クとしての第１の窒化膜５１の開口部上すなわち
酸化膜２３の上部に、該開口部をふさぐ形状に第
２の窒化膜５６を被着せしめてパターニングを行
う。そして再び酸化雰囲気中において前記５３で
示したなかば酸化された部分のポリシリコンの酸
化を継続する。かくすれば、前記５３で示した部
分は遂には完全に酸化され第４図ｂに示したごと
く酸化膜２３ｂとなる。この結果、前記ポリシリ
コン２１は分離されてエミツタ、ベース、コレク
タの各配線５，６，７のそれぞれとなる。
れた時点において、第４図ｂに示すごとく、マス
クとしての第１の窒化膜５１の開口部上すなわち
酸化膜２３の上部に、該開口部をふさぐ形状に第
２の窒化膜５６を被着せしめてパターニングを行
う。そして再び酸化雰囲気中において前記５３で
示したなかば酸化された部分のポリシリコンの酸
化を継続する。かくすれば、前記５３で示した部
分は遂には完全に酸化され第４図ｂに示したごと
く酸化膜２３ｂとなる。この結果、前記ポリシリ
コン２１は分離されてエミツタ、ベース、コレク
タの各配線５，６，７のそれぞれとなる。
なお、第４図ａにおいて記号５４および２１の
それぞれの下の括弧中に示した記号２３ａ，およ
び５，６，７は上記の処理が完了した後にそれぞ
れなるべき部分を示している。
それぞれの下の括弧中に示した記号２３ａ，およ
び５，６，７は上記の処理が完了した後にそれぞ
れなるべき部分を示している。
このようにすればベース不純物ドープ層３上に
形成される酸化膜２３ａは横方向への酸化の広が
りを生じないですみ、したがつてこのあとエミツ
タ不純物ドープ層が形成されても、その部分Ｐと
ベースポリシリコン配線６の底部Ｑとの間はひろ
がらず、該底部Ｑと前記端部Ｐとの間に形成され
る抵抗ｒが増加することはない。
形成される酸化膜２３ａは横方向への酸化の広が
りを生じないですみ、したがつてこのあとエミツ
タ不純物ドープ層が形成されても、その部分Ｐと
ベースポリシリコン配線６の底部Ｑとの間はひろ
がらず、該底部Ｑと前記端部Ｐとの間に形成され
る抵抗ｒが増加することはない。
以上に述べた本発明に係る半導体装置つまりト
ランジスタの製造方法は、特に大きな工程上の変
更を要求するものではなく、これをLSI中のトラ
ンジスタの作製に適用すれば該LSIの高速性を損
なわず、したがつて高性能を維持できるために実
用上多大の効果が期待できる。
ランジスタの製造方法は、特に大きな工程上の変
更を要求するものではなく、これをLSI中のトラ
ンジスタの作製に適用すれば該LSIの高速性を損
なわず、したがつて高性能を維持できるために実
用上多大の効果が期待できる。
第１図は通常のPSA技術を用いて形成した半
導体装置つまりトランジスタの断面構造を示す
図、第２図ａ，ｂは該トランジスタの従来の製造
方法を示す図、第３図はフイールド酸化膜上の抵
抗用ポリシリコンが特に厚いことを示した要部断
面図、第４図ａ，ｂは本発明による半導体装置す
なわちトランジスタの製造工程を示す図である。 １：半導体基板、２：フイールド酸化膜、３；
ベース不純物ドープ層、５：エミツタポリシリコ
ン配線、６：ベースポリシリコン配線、７：コレ
クタポリシリコン配線、２１：ポリシリコン膜、
２３ａ：エミツタ、ベース画定用酸化膜、２３
ｂ：フイールド酸化膜上のポリシリコン抵抗１３
を画定するための酸化膜、５１：第１の窒化膜、
５６：第２の窒化膜。
導体装置つまりトランジスタの断面構造を示す
図、第２図ａ，ｂは該トランジスタの従来の製造
方法を示す図、第３図はフイールド酸化膜上の抵
抗用ポリシリコンが特に厚いことを示した要部断
面図、第４図ａ，ｂは本発明による半導体装置す
なわちトランジスタの製造工程を示す図である。 １：半導体基板、２：フイールド酸化膜、３；
ベース不純物ドープ層、５：エミツタポリシリコ
ン配線、６：ベースポリシリコン配線、７：コレ
クタポリシリコン配線、２１：ポリシリコン膜、
２３ａ：エミツタ、ベース画定用酸化膜、２３
ｂ：フイールド酸化膜上のポリシリコン抵抗１３
を画定するための酸化膜、５１：第１の窒化膜、
５６：第２の窒化膜。
Claims (1)
- 【特許請求の範囲】 １ 表面にベース不純物ドープ層およびエミツタ
不純物ドープ層が形成された活性領域を含む領域
上に薄いポリシリコンを形成すると共にフイール
ド酸化膜上に厚いポリシリコンを形成し、両ポリ
シリコンの所定部をそれぞれ酸化させてベースポ
リシリコン配線パターン、エミツタポリシリコン
配線パターンおよび抵抗を形成するに際し、 上記の薄いポリシリコンと厚いポリシリコンの
上を一旦窒化膜で覆つた後、所定部に開口部を設
ける第１の工程と、 酸化雰囲気中で上記それぞれの窒化膜開口部直
下のポリシリコンを酸化して酸化膜を形成する途
上で活性領域上の薄いポリシリコンの酸化が完了
して上記活性領域表面のベース不純物ドープ層と
エミツタ不純物ドープ層の境界部にベースポリシ
リコン配線パターンの端部およびエミツタポリシ
リコン配線パターンの端部を画定する酸化膜が形
成された時点で、該活性領域上の窒化膜開口部を
ふさぐように第２の窒化膜を配設してパターニン
グする第２の工程と、 該第２の工程に引きつづき、フイールド酸化膜
上の窒化膜開口部直下の厚いポリシリコンを完全
に酸化する第３の工程とを含んでなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170365A JPS5793569A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170365A JPS5793569A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793569A JPS5793569A (en) | 1982-06-10 |
| JPH0230575B2 true JPH0230575B2 (ja) | 1990-07-06 |
Family
ID=15903577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170365A Granted JPS5793569A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793569A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5070693B2 (ja) * | 2005-11-11 | 2012-11-14 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558569A (en) * | 1978-10-24 | 1980-05-01 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1980
- 1980-12-03 JP JP55170365A patent/JPS5793569A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793569A (en) | 1982-06-10 |
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