JPS63164465A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS63164465A JPS63164465A JP61314978A JP31497886A JPS63164465A JP S63164465 A JPS63164465 A JP S63164465A JP 61314978 A JP61314978 A JP 61314978A JP 31497886 A JP31497886 A JP 31497886A JP S63164465 A JPS63164465 A JP S63164465A
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- impurity
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- leakage current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＥ要〕
木９．明は、半導体基板−ヒの絶縁膜の側面に不純物含
有膜を形成、かつ該不純物含有膜から不純物を半導体基
板とに拡散することによって、絶縁膜の側面近傍に不純
物領域を形成する。これにより絶縁膜との界面付近の半
導体基板が反転するのを阻止することができるので、チ
ャネルリーク電流の発生を防１トすることが回走となる
。
有膜を形成、かつ該不純物含有膜から不純物を半導体基
板とに拡散することによって、絶縁膜の側面近傍に不純
物領域を形成する。これにより絶縁膜との界面付近の半
導体基板が反転するのを阻止することができるので、チ
ャネルリーク電流の発生を防１トすることが回走となる
。
本発明は半導体装置とその製造方法に関するものであり
、更に詳しく言えば絶縁膜の側面近傍の半導体基板表面
に不純物領域が形成されている半導体装置とその製造方
法に関するものである。
、更に詳しく言えば絶縁膜の側面近傍の半導体基板表面
に不純物領域が形成されている半導体装置とその製造方
法に関するものである。
ウォールドエミッタ構造のトランジスタは、その構造り
、微細パターンがｎｆ艶なこと、およびベース・コレク
タ間の浮遊古漬が小さいことにより、高速のロジックや
メモリに適用されている。
、微細パターンがｎｆ艶なこと、およびベース・コレク
タ間の浮遊古漬が小さいことにより、高速のロジックや
メモリに適用されている。
第４ＵＡは従来例に係るウォールドエミッタ構造のトラ
ンジスタの断面図である。１はｐ型Ｓｉ基板、２はｎ°
埋没層、３はｎ型エピタキシャル層である。また４はＬ
ＯＣＯＳ法により形成された５１０２膜、５はｎ°コレ
クタ補償拡散層、６はＰ・分離拡散層、７はｐ型ベース
拡散層、８はｎ型エミッタ拡散層である。
ンジスタの断面図である。１はｐ型Ｓｉ基板、２はｎ°
埋没層、３はｎ型エピタキシャル層である。また４はＬ
ＯＣＯＳ法により形成された５１０２膜、５はｎ°コレ
クタ補償拡散層、６はＰ・分離拡散層、７はｐ型ベース
拡散層、８はｎ型エミッタ拡散層である。
ところで、第４図に示すウォールドエミッタ構造のトラ
ンジスタは、比較的、低濃度のベース領域７をＳ；０２
１疫４が囲んでいるため、Ｓ＊０２１模４の側面の界面
付近が反転してｎ型化し易い。このためエミッタ・コレ
クタ間にリーク電流が発生し、トランジスタの性億が劣
化する問題がある。
ンジスタは、比較的、低濃度のベース領域７をＳ；０２
１疫４が囲んでいるため、Ｓ＊０２１模４の側面の界面
付近が反転してｎ型化し易い。このためエミッタ・コレ
クタ間にリーク電流が発生し、トランジスタの性億が劣
化する問題がある。
第５図はこの問題を解決するための別の従来例のウォー
ルドエミッタ構造のトランジスタの断面図である。９は
ｐ型チャネルカット拡散層であり、これにより５ｉ０２
膜４の側面の付近の濃度を上げて上記リーク電流の発生
を防上することができる。なお第５図において、第４図
と同じ番号で示すものは同じものを示している。
ルドエミッタ構造のトランジスタの断面図である。９は
ｐ型チャネルカット拡散層であり、これにより５ｉ０２
膜４の側面の付近の濃度を上げて上記リーク電流の発生
を防上することができる。なお第５図において、第４図
と同じ番号で示すものは同じものを示している。
ところで第５図のＰ型チャネルカット拡散層９は、ホト
リソグラフィ技術によりバタン形成されたマスク層を介
して不純物イオンを注入することにより形成される。こ
のためパタンの位置合せズレによってその形成位置が一
定せず、リーク電流の防止が十分に図れなかったり、あ
るいはトランジスタの性悌の劣化を招く場合がる。
リソグラフィ技術によりバタン形成されたマスク層を介
して不純物イオンを注入することにより形成される。こ
のためパタンの位置合せズレによってその形成位置が一
定せず、リーク電流の防止が十分に図れなかったり、あ
るいはトランジスタの性悌の劣化を招く場合がる。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、これらの問題点の解決を目的とする。
あり、これらの問題点の解決を目的とする。
第１図は本発明の原理説明図である。まず第１図（ａ）
のように、半導体基板ｌＯの表面に絶縁膜１１を形成す
る。絶縁膜を選択的に形成する方法としては１例えばＬ
ＯＣＯ３法がある。その後、ＣＶＤ法等により全面に不
純物含有膜１２を被着する。不純物含有膜としてはＢＳ
Ｇ膜やＰＳＧ膜がある。
のように、半導体基板ｌＯの表面に絶縁膜１１を形成す
る。絶縁膜を選択的に形成する方法としては１例えばＬ
ＯＣＯ３法がある。その後、ＣＶＤ法等により全面に不
純物含有膜１２を被着する。不純物含有膜としてはＢＳ
Ｇ膜やＰＳＧ膜がある。
次いで第１図（ｂ）に示すように、絶縁膜１１の側面部
にのみ不純物含有膜１２を残す、この方法としては、例
えばリアクティブイオンエツチングがある。
にのみ不純物含有膜１２を残す、この方法としては、例
えばリアクティブイオンエツチングがある。
その後、熱処理を施すことにより、不純物含有膜１２か
ら不純物を拡散すると、半導体基板１０に不純物領域１
３が形成される（第１図（Ｃ） ） 。
ら不純物を拡散すると、半導体基板１０に不純物領域１
３が形成される（第１図（Ｃ） ） 。
本発明によって、リーク電流防Ｉｈ用の不純物領域１３
を、リーク電流の生じ易い絶縁膜１１の界面付近に自己
整合的に形成することが可ｆｌとなる。
を、リーク電流の生じ易い絶縁膜１１の界面付近に自己
整合的に形成することが可ｆｌとなる。
次に図を参照しながら本発明の実施例について説明す２
る。第２図は本発明の実施例に係るウォールドエミッタ
構造のトランジスタの製造工程を説明する図である。
る。第２図は本発明の実施例に係るウォールドエミッタ
構造のトランジスタの製造工程を説明する図である。
（１）同図（ａ）において、第４図と同じ番号は同じも
のを示している。すなわちｌはｐ型Ｓ１基板。
のを示している。すなわちｌはｐ型Ｓ１基板。
２はｎ°埋没層、３はｎ型エピタキシャル層である。ま
た４はＬＯＣＯ５法により形成されたＳ、０２膜、５は
ｎ゛コレクタ補償拡散層、６はｐ・分離拡散層である。
た４はＬＯＣＯ５法により形成されたＳ、０２膜、５は
ｎ゛コレクタ補償拡散層、６はｐ・分離拡散層である。
ここまでは従来の通常の製造方法により形成される。
（２）次いでｃｖｎ法により１０００〜６０００人のＢ
ＳＧ膜を成長させた後、リアクティブイオンエツチング
することにより、Ｓ＋０２１Ｅ２４の側面に該ＢＳＧ膜
１４を残す（同図（ｂ））。
ＳＧ膜を成長させた後、リアクティブイオンエツチング
することにより、Ｓ＋０２１Ｅ２４の側面に該ＢＳＧ膜
１４を残す（同図（ｂ））。
（３）次に通常の製造方法により、ベース拡散層７、エ
ミッタ拡散層８を形成する。このときの熱処理によりＢ
ＳＧ膜１４からポロンイオンが拡散し、ｐ型不純物領域
１５がＳ＋０２膜４の側面に沿って形成される。なお熱
処理を行なうとき、ポロンイオンのアウトディフュージ
ョンの防止のため。
ミッタ拡散層８を形成する。このときの熱処理によりＢ
ＳＧ膜１４からポロンイオンが拡散し、ｐ型不純物領域
１５がＳ＋０２膜４の側面に沿って形成される。なお熱
処理を行なうとき、ポロンイオンのアウトディフュージ
ョンの防止のため。
Ｂ５Ｇ１１ｌＪ１４の上にカバー用膜を被着してもよい
。
。
なお不純物領域１５の不純物温度やその深さは、不純物
含有膜の膜厚、不純物含有量や処理温度等により制御可
能である。
含有膜の膜厚、不純物含有量や処理温度等により制御可
能である。
このように本発明の実施例によればリーク電流の生じ易
いＳ、０２膜４の側面に自己整合的にＰ型不純物領域１
５を形成することができるので、エミッタ・コレクタ間
のリーク電流を確実に防＋ｈすることが可能となる。
いＳ、０２膜４の側面に自己整合的にＰ型不純物領域１
５を形成することができるので、エミッタ・コレクタ間
のリーク電流を確実に防＋ｈすることが可能となる。
第３図は別の実施例に係るｎチャネル
ＭＯ３ＦＥＴの製造工程を説明する図である。
（１）同図（ａ）に示すように、 Ｓ＋基板１６をＬＯ
ＣＯ３法により酸化してＳ＋０２１模１７を選択的に形
成する。
ＣＯ３法により酸化してＳ＋０２１模１７を選択的に形
成する。
（２）次いでＢＳＧ膜をＣＶＤ法により全面に形成した
後に、リアクティブイオンエツチングにより５ｉ０２膜
１７の側面にＢＳＧＷＪ１８を残す。
後に、リアクティブイオンエツチングにより５ｉ０２膜
１７の側面にＢＳＧＷＪ１８を残す。
（３）次に１通常の製造方法により、ゲート５Ｉ０２膜
２０、ゲート電極２１およびソース・ドレイン領域２２
．２３を形成する。このときの熱処理によりＢ５Ｇ１１
ｑｌＢからポロンイオンが拡散するので、Ｓ＋０２１１
！２１７の側面またはこれに連なる下面付近にＰ型不純
物領域１９が形成される。
２０、ゲート電極２１およびソース・ドレイン領域２２
．２３を形成する。このときの熱処理によりＢ５Ｇ１１
ｑｌＢからポロンイオンが拡散するので、Ｓ＋０２１１
！２１７の側面またはこれに連なる下面付近にＰ型不純
物領域１９が形成される。
このようにチャネルカット用ｐ型不純物領域１９をリー
ク電流の生じ易い５１０２膜１７の近傍に自己整合的に
形成することができる。
ク電流の生じ易い５１０２膜１７の近傍に自己整合的に
形成することができる。
なお本発明の別の製造方法によれば（不図示）、第２図
に示す発明と異なり、チャネルカット用のｐ型不純物領
域とベース拡散層を同じＢＳＧ膜を用いて形成すること
ができる。
に示す発明と異なり、チャネルカット用のｐ型不純物領
域とベース拡散層を同じＢＳＧ膜を用いて形成すること
ができる。
すなわち、この場合には第２図（ａ）の工程の後、ＢＳ
ＧＩＩ！２を形成し、次いで該ＢＳＧ膜からポロンを拡
散することにより、まずベース拡散層を形成する。その
後、リアクティブイオンエツチングにより５ｉＯｚ膜の
側部にのみＢＳＧ膜を残し、再度、該ＢＳＧ膜からポロ
ンを拡散することにより、リーク電流の生じ易い５ｉ０
２膜の近傍の半導体界面に高濃度のｐ型不純物領域を自
己整合的に形成することができる。
ＧＩＩ！２を形成し、次いで該ＢＳＧ膜からポロンを拡
散することにより、まずベース拡散層を形成する。その
後、リアクティブイオンエツチングにより５ｉＯｚ膜の
側部にのみＢＳＧ膜を残し、再度、該ＢＳＧ膜からポロ
ンを拡散することにより、リーク電流の生じ易い５ｉ０
２膜の近傍の半導体界面に高濃度のｐ型不純物領域を自
己整合的に形成することができる。
この発明によれば、同一のＢＳＧ膜を用いてベース拡散
層とリーク電流防止用のｐ型不純物領域を形成すること
ができるので、５１造工程がより簡単になるという効果
がある。
層とリーク電流防止用のｐ型不純物領域を形成すること
ができるので、５１造工程がより簡単になるという効果
がある。
なお各実施例では、チャネルカットとしてｐ！！１不純
物領域を形成したが、ｎＪＪｉｓｉ基板に対してｎ型不
純物領域を形成すれば同様にリーク電流を防止すること
が可能となる。
物領域を形成したが、ｎＪＪｉｓｉ基板に対してｎ型不
純物領域を形成すれば同様にリーク電流を防止すること
が可能となる。
以」二説明したように、本発明によればリーク電流防Ｉ
Ｌ用の不純物領域を、リーク電流の生じ易い絶縁膜の界
面付近の半導体基板表面に自己整合的に形成することが
できるので、半導体装置の微細化とともに、リーク電流
の確実な防止が可能となる。
Ｌ用の不純物領域を、リーク電流の生じ易い絶縁膜の界
面付近の半導体基板表面に自己整合的に形成することが
できるので、半導体装置の微細化とともに、リーク電流
の確実な防止が可能となる。
第１図は本発明の詳細な説明する図、
第２図は本発明の実施例に係るウォールドエミッタ構造
のトランジスタの製造工程を説明する図。 第３図は本発明の別の実施例に係るｎチャネル
。 ＭＯＳＦＥＴの製造工程を説明する図。 第４図は従来例に係るウォールドエミッタ構造のトラン
ジスタの製造工程を説明する図。 第５図は別の従来例に係るウォールドエミッタ構造のト
ランジスタの製造工程を説明する図である。 （符号の説明） １ 、 ｌ ６− Ｐ 型Ｓ＋ＪＪｉ板、２・・・ｎ°
埋没層。 ３・・・ｎ型エピタキシャル層、 ４．１７・・・Ｓ＋０２Ｗ２． ５・・・ｎ・コレクタ補償拡散層、 ６・・・ｐ°分離拡散層。 ７・・・ｐＪ！Ｉｉベース拡散層、 ８・・・ｎ型エミッタ拡散層、 ９・・・チャネルカット拡散層、 １０・・・半導体基板、 １１・・・絶縁膜。 １２・・・不純物含有膜、 １３・・・不純物領域。 １４．１８・・・ＢＳＧ膜、 １５．１９・・・ｐ型不純物領域。 ２０・・・ゲートＳ＋０２膜。 ２１・・・ゲート電極、 ２２・・・ソース領域。 ２３・・・ドレイン領域。
のトランジスタの製造工程を説明する図。 第３図は本発明の別の実施例に係るｎチャネル
。 ＭＯＳＦＥＴの製造工程を説明する図。 第４図は従来例に係るウォールドエミッタ構造のトラン
ジスタの製造工程を説明する図。 第５図は別の従来例に係るウォールドエミッタ構造のト
ランジスタの製造工程を説明する図である。 （符号の説明） １ 、 ｌ ６− Ｐ 型Ｓ＋ＪＪｉ板、２・・・ｎ°
埋没層。 ３・・・ｎ型エピタキシャル層、 ４．１７・・・Ｓ＋０２Ｗ２． ５・・・ｎ・コレクタ補償拡散層、 ６・・・ｐ°分離拡散層。 ７・・・ｐＪ！Ｉｉベース拡散層、 ８・・・ｎ型エミッタ拡散層、 ９・・・チャネルカット拡散層、 １０・・・半導体基板、 １１・・・絶縁膜。 １２・・・不純物含有膜、 １３・・・不純物領域。 １４．１８・・・ＢＳＧ膜、 １５．１９・・・ｐ型不純物領域。 ２０・・・ゲートＳ＋０２膜。 ２１・・・ゲート電極、 ２２・・・ソース領域。 ２３・・・ドレイン領域。
Claims (4)
- （１）半導体基板上の絶縁膜の側面に不純物含有膜が設
けられ、かつ該絶縁膜の側面に沿う半導体基板表面に不
純物領域が形成されていることを特徴とする半導体装置
。 - （２）半導体基板上に選択的に絶縁膜を形成する工程と
、 前記絶縁膜の側面に不純物含有膜を形成する工程と、 前記不純物含有膜から半導体基板に該不純物を拡散する
工程とを有することを特徴とする半導体装置の製造方法
。 - （３）前記不純物の拡散は、前記不純物含有膜上にカバ
ー用膜を形成した後に行なうことを特徴とする特許請求
の範囲第２項に記載の半導体装置の製造方法。 - （４）半導体基板上に選択的に絶縁膜を形成する工程と
、 不純物含有膜を形成する工程と、 前記不純物含有膜から前記絶縁膜をマスクとして半導体
基板に該不純物を拡散する工程と、前記絶縁膜の側面に
のみ前記不純物含有膜を残す工程と、 前記絶縁膜の側面の前記不純物含有膜から再度、半導体
基板に該不純物を拡散する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314978A JPH0650741B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314978A JPH0650741B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164465A true JPS63164465A (ja) | 1988-07-07 |
| JPH0650741B2 JPH0650741B2 (ja) | 1994-06-29 |
Family
ID=18059953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314978A Expired - Fee Related JPH0650741B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650741B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154266A (ja) * | 1982-03-09 | 1983-09-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS5934661A (ja) * | 1982-08-06 | 1984-02-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路構造体 |
| JPS61154172A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61159768A (ja) * | 1978-11-03 | 1986-07-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 電界効果トランジスタの製造方法 |
-
1986
- 1986-12-26 JP JP61314978A patent/JPH0650741B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61159768A (ja) * | 1978-11-03 | 1986-07-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 電界効果トランジスタの製造方法 |
| JPS58154266A (ja) * | 1982-03-09 | 1983-09-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS5934661A (ja) * | 1982-08-06 | 1984-02-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路構造体 |
| JPS61154172A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650741B2 (ja) | 1994-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |