JPH0650741B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0650741B2 JPH0650741B2 JP61314978A JP31497886A JPH0650741B2 JP H0650741 B2 JPH0650741 B2 JP H0650741B2 JP 61314978 A JP61314978 A JP 61314978A JP 31497886 A JP31497886 A JP 31497886A JP H0650741 B2 JPH0650741 B2 JP H0650741B2
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- insulating film
- region
- film
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Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体基板上の絶縁膜の側面に不純物含有膜
を形成、かつ該不純物含有膜から不純物を半導体基板上
に拡散することによって、絶縁膜の側面近傍に不純物領
域を形成する。これにより絶縁膜との界面付近の半導体
基板が反転するのを阻止することができるので、チャネ
ルリーク電流の発生を防止することが可能となる。
を形成、かつ該不純物含有膜から不純物を半導体基板上
に拡散することによって、絶縁膜の側面近傍に不純物領
域を形成する。これにより絶縁膜との界面付近の半導体
基板が反転するのを阻止することができるので、チャネ
ルリーク電流の発生を防止することが可能となる。
本発明は半導体装置とその製造方法に関するものであ
り、更に詳しく言えば絶縁膜の側面近傍の半導体基板表
面に不純物領域が形成されている半導体装置とその製造
方法に関するものである。
り、更に詳しく言えば絶縁膜の側面近傍の半導体基板表
面に不純物領域が形成されている半導体装置とその製造
方法に関するものである。
ウォールドエミッタ構造のトランジスタは、その構造
上、微細パターンが可能なこと、およびベース・コレク
タ間の浮遊容量が小さいことにより、高速のロジックや
メモリに適用されている。
上、微細パターンが可能なこと、およびベース・コレク
タ間の浮遊容量が小さいことにより、高速のロジックや
メモリに適用されている。
第４図は従来例に係るウォールドエミッタ構造のトラン
ジスタの断面図である。１はｐ型Si基板，２はｎ＋埋没
層，３はｎ型エピタキシャル層である。また４はＬＯＣ
ＯＳ法により形成されたSiO2膜，５はｎ＋コレクタ補償
拡散層，６はｐ＋分離拡散層，７はｐ型ベース拡散層，
８はｎ型エミッタ拡散層である。
ジスタの断面図である。１はｐ型Si基板，２はｎ＋埋没
層，３はｎ型エピタキシャル層である。また４はＬＯＣ
ＯＳ法により形成されたSiO2膜，５はｎ＋コレクタ補償
拡散層，６はｐ＋分離拡散層，７はｐ型ベース拡散層，
８はｎ型エミッタ拡散層である。
ところで、第４図に示すウォールドエミッタ構造のトラ
ンジスタは、比較的、低濃度のベース領域７をSiO2膜４
が囲んでいるため、SiO2膜４の側面の界面付近が反転し
てｎ型化し易い。このためエミッタ・コレクタ間にリー
ク電流が発生し、トランジスタの性能が劣化する問題が
ある。
ンジスタは、比較的、低濃度のベース領域７をSiO2膜４
が囲んでいるため、SiO2膜４の側面の界面付近が反転し
てｎ型化し易い。このためエミッタ・コレクタ間にリー
ク電流が発生し、トランジスタの性能が劣化する問題が
ある。
第５図はこの問題を解決するための別の従来例のウォー
ルドエミッタ構造のトランジスタの断面図である。９は
ｐ型チャネルカット拡散層であり、これによりSiO2膜４
の側面の付近の濃度を上げて上記リーク電流の発生を防
止することができる。なお第５図において、第４図と同
じ番号で示すものは同じものを示している。
ルドエミッタ構造のトランジスタの断面図である。９は
ｐ型チャネルカット拡散層であり、これによりSiO2膜４
の側面の付近の濃度を上げて上記リーク電流の発生を防
止することができる。なお第５図において、第４図と同
じ番号で示すものは同じものを示している。
ところで第５図のｐ型チャネルカット拡散層９は、ホト
リソグラフィ技術によりパタン形成されたマスク層を介
して不純物イオンを注入することにより形成される。こ
のためパタンの位置合せズレによってその形成位置が一
定せず、リーク電流の防止が十分に図れなかったり、あ
るいはトランジスタの性能の劣化を招く場合がる。
リソグラフィ技術によりパタン形成されたマスク層を介
して不純物イオンを注入することにより形成される。こ
のためパタンの位置合せズレによってその形成位置が一
定せず、リーク電流の防止が十分に図れなかったり、あ
るいはトランジスタの性能の劣化を招く場合がる。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、これらの問題点の解決を目的とする。
あり、これらの問題点の解決を目的とする。
第１図は本発明の原理説明図である。まず第１図（ａ）
のように、半導体基板１０の表面に絶縁膜１１を形成す
る。絶縁膜を選択的に形成する方法としては、例えばＬ
ＯＣＯＳ法がある。その後、ＣＶＤ法等により全面に不
純物含有膜１２を被着する。不純物含有膜としてはＢＳ
Ｇ膜やＰＳＧ膜がある。
のように、半導体基板１０の表面に絶縁膜１１を形成す
る。絶縁膜を選択的に形成する方法としては、例えばＬ
ＯＣＯＳ法がある。その後、ＣＶＤ法等により全面に不
純物含有膜１２を被着する。不純物含有膜としてはＢＳ
Ｇ膜やＰＳＧ膜がある。
次いで第１図（ｂ）に示すように、絶縁膜１１の側面部
にのみ不純物含有膜１２を残す。この方法としては、例
えばリアクティブイオンエッチングがある。
にのみ不純物含有膜１２を残す。この方法としては、例
えばリアクティブイオンエッチングがある。
その後、熱処理を施すことにより、不純物含有膜１２か
ら不純物を拡散すると、半導体基板１０に不純物領域１
３が形成される（第１図（ｃ））。
ら不純物を拡散すると、半導体基板１０に不純物領域１
３が形成される（第１図（ｃ））。
本発明によって、リーク電流防止用の不純物領域１３
を、リーク電流の生じ易い絶縁膜１１の界面付近に自己
整合的に形成することが可能となる。
を、リーク電流の生じ易い絶縁膜１１の界面付近に自己
整合的に形成することが可能となる。
次に図を参照しながら本発明の実施例について説明す
る。第２図は本発明の実施例に係るウォールドエミッタ
構造のトランジスタの製造工程を説明する図である。
る。第２図は本発明の実施例に係るウォールドエミッタ
構造のトランジスタの製造工程を説明する図である。
(1)同図（ａ）において、第４図と同じ番号は同じもの
を示している。すなわち１はｐ型Si基板，２はｎ＋埋没
層，３はｎ型エピタキシャル層である。また４はＬＯＣ
ＯＳ法により形成されたSiO2膜，５はｎ＋コレクタ補償
拡散層，６はｐ＋分離拡散層である。ここまでは従来の
通常の製造方法により形成される。
を示している。すなわち１はｐ型Si基板，２はｎ＋埋没
層，３はｎ型エピタキシャル層である。また４はＬＯＣ
ＯＳ法により形成されたSiO2膜，５はｎ＋コレクタ補償
拡散層，６はｐ＋分離拡散層である。ここまでは従来の
通常の製造方法により形成される。
(2)次いでＣＶＤ法により1000〜6000ÅのＢＳＧ膜を成
長させた後、リアクティブイオンエッチングすることに
より、SiO2膜４の側面に該ＢＳＧ膜１４を残す（同図
（ｂ））。
長させた後、リアクティブイオンエッチングすることに
より、SiO2膜４の側面に該ＢＳＧ膜１４を残す（同図
（ｂ））。
(3)次に通常の製造方法により、ベース拡散層７，エミ
ッタ拡散層８を形成する。このときの熱処理によりＢＳ
Ｇ膜１４からボロンイオンが拡散し、ｐ型不純物領域１
５がSiO2膜４の側面に沿って形成される。なお熱処理を
行なうとき、ボロンイオンのアウトディフュージョンの
防止のため、ＢＳＧ膜１４の上にカバー用膜を被着して
もよい。
ッタ拡散層８を形成する。このときの熱処理によりＢＳ
Ｇ膜１４からボロンイオンが拡散し、ｐ型不純物領域１
５がSiO2膜４の側面に沿って形成される。なお熱処理を
行なうとき、ボロンイオンのアウトディフュージョンの
防止のため、ＢＳＧ膜１４の上にカバー用膜を被着して
もよい。
なお不純物領域１５の不純物濃度やその深さは、不純物
含有膜の膜厚，不純物含有量や処理温度等により制御可
能である。
含有膜の膜厚，不純物含有量や処理温度等により制御可
能である。
このように本発明の実施例によればリーク電流の生じ易
いSiO2膜４の側面に自己整合的にｐ型不純物領域１５を
形成することができるので、エミッタ・コレクタ間のリ
ーク電流を確実に防止することが可能となる。
いSiO2膜４の側面に自己整合的にｐ型不純物領域１５を
形成することができるので、エミッタ・コレクタ間のリ
ーク電流を確実に防止することが可能となる。
また、SiO2膜４の側部からのみ高濃度の固相拡散をおこ
なっているので、フォトレジストの位置合わせのズレを
考慮せずに高濃度ベース部分を形成できることになる。
この結果、高濃度ベースがコレクタと接合する面積を少
ない方に限定できるため、コレクタ・ベース間接合容量
が低くなり、より高速動作を実現することが可能にな
る。
なっているので、フォトレジストの位置合わせのズレを
考慮せずに高濃度ベース部分を形成できることになる。
この結果、高濃度ベースがコレクタと接合する面積を少
ない方に限定できるため、コレクタ・ベース間接合容量
が低くなり、より高速動作を実現することが可能にな
る。
第３図は別の実施例に係るｎチャネルＭＯＳＦＥＴの製
造工程を説明する図である。
造工程を説明する図である。
(1)同図（ａ）に示すように、Si基板１６をＬＯＣＯＳ
法により酸化してSiO2膜１７を選択的に形成する。
法により酸化してSiO2膜１７を選択的に形成する。
(2)次いでＢＳＧ膜をＣＶＤ法により全面に形成した後
に、リアクティブイオンエッチングによりSiO2膜１７の
側面にＢＳＧ膜１８を残す。
に、リアクティブイオンエッチングによりSiO2膜１７の
側面にＢＳＧ膜１８を残す。
(3)次に、通常の製造方法により、ゲートSiO2膜２０，
ゲート電極２１およびソース・ドレイン領域２２，２３
を形成する。このときの熱処理によりＢＳＧ膜１８から
ボロンイオンが拡散するので、SiO2膜１７の側面または
これに連なる下面付近にｐ型不純物領域１９が形成され
る。
ゲート電極２１およびソース・ドレイン領域２２，２３
を形成する。このときの熱処理によりＢＳＧ膜１８から
ボロンイオンが拡散するので、SiO2膜１７の側面または
これに連なる下面付近にｐ型不純物領域１９が形成され
る。
このようにチャネルカット用ｐ型不純物領域１９をリー
ク電流の生じ易いSiO2膜１７の近傍に自己整合的に形成
することができる。
ク電流の生じ易いSiO2膜１７の近傍に自己整合的に形成
することができる。
なお本発明の別の製造方法によれば（不図示）、第２図
に示す発明と異なり、チャネルカット用のｐ型不純物領
域とベース拡散層を同じＢＳＧ膜を用いて形成すること
ができる。
に示す発明と異なり、チャネルカット用のｐ型不純物領
域とベース拡散層を同じＢＳＧ膜を用いて形成すること
ができる。
すなわち、この場合には第２図（ａ）の工程の後、ＢＳ
Ｇ膜を形成し、次いで該ＢＳＧ膜からボロンを拡散する
ことにより、まずベース拡散層を形成する。その後、リ
アクティブイオンエッチングによりSiO2膜の側部にのみ
ＢＳＧ膜を残し、再度、該ＢＳＧ膜からボロンを拡散す
ることにより、リーク電流の生じ易いSiO2膜の近傍の半
導体界面に高濃度のｐ型不純物領域を自己整合的に形成
することができる。
Ｇ膜を形成し、次いで該ＢＳＧ膜からボロンを拡散する
ことにより、まずベース拡散層を形成する。その後、リ
アクティブイオンエッチングによりSiO2膜の側部にのみ
ＢＳＧ膜を残し、再度、該ＢＳＧ膜からボロンを拡散す
ることにより、リーク電流の生じ易いSiO2膜の近傍の半
導体界面に高濃度のｐ型不純物領域を自己整合的に形成
することができる。
この発明によれば、同一のＢＳＧ膜を用いてベース拡散
層とリーク電流防止用のｐ型不純物領域を形成すること
ができるので、製造工程がより簡単になるという効果が
ある。
層とリーク電流防止用のｐ型不純物領域を形成すること
ができるので、製造工程がより簡単になるという効果が
ある。
なお各実施例では、チャネルカットとしてｐ型不純物領
域を形成したが、ｎ型Si基板に対してｎ型不純物領域を
形成すれば同様にリーク電流を防止することが可能とな
る。
域を形成したが、ｎ型Si基板に対してｎ型不純物領域を
形成すれば同様にリーク電流を防止することが可能とな
る。
以上述べたように本発明によれば、絶縁膜領域の段差部
分に形成されたサイドウォール絶縁膜から不純物を拡散
させているので、リーク電流防止用の不純物形成領域を
絶縁膜の縁部近傍に形成する場合のパターン位置合わせ
が不用となり、工程の簡素化が図れる。
分に形成されたサイドウォール絶縁膜から不純物を拡散
させているので、リーク電流防止用の不純物形成領域を
絶縁膜の縁部近傍に形成する場合のパターン位置合わせ
が不用となり、工程の簡素化が図れる。
また、絶縁膜領域の縁部の直下に形成しているので、リ
ーク電流防止用不純物形成領域を形成するための位置合
わせマージンを確保する必要がなく、位置合わせ精度を
高くしてリーク電流の確実な防止ができ、しかも、半導
体装置の集積度を高めることが可能になる。
ーク電流防止用不純物形成領域を形成するための位置合
わせマージンを確保する必要がなく、位置合わせ精度を
高くしてリーク電流の確実な防止ができ、しかも、半導
体装置の集積度を高めることが可能になる。
さらに、リーク電流防止用の不純物領域がバイポーラト
ランジスタのベース層に接触して高濃度ベース領域とな
る場合でも、その不純物領域が狭いためにコレクタ・ベ
ース間接合容量が増大することはなく、高速動作が可能
となる。
ランジスタのベース層に接触して高濃度ベース領域とな
る場合でも、その不純物領域が狭いためにコレクタ・ベ
ース間接合容量が増大することはなく、高速動作が可能
となる。
第１図は本発明の原理を説明する図、 第２図は本発明の実施例に係るウォールドエミッタ構造
のトランジスタの製造工程を説明する図、 第３図は本発明の別の実施例に係るｎチャネルＭＯＳＦ
ＥＴの製造工程を説明する図、 第４図は従来例に係るウォールドエミッタ構造のトラン
ジスタの製造工程を説明する図、 第５図は別の従来例に係るウォールドエミッタ構造のト
ランジスタの製造工程を説明する図である。 （符号の説明） １，１６……ｐ型Si基板、 ２……ｎ＋埋没層、 ３……ｎ型エピタキシャル層、 ４，１７……SiO2膜、 ５……ｎ＋コレクタ補償拡散層、 ６……ｐ＋分離拡散層、 ７……ｐ型ベース拡散層、 ８……ｎ型エミッタ拡散層、 ９……チャネルカット拡散層、 １０……半導体基板、 １１……絶縁膜、 １２……不純物含有膜、 １３……不純物領域、 １４，１８……ＢＳＧ膜、 １５，１９……ｐ型不純物領域、 ２０……ゲートSiO2膜、 ２１……ゲート電極、 ２２……ソース領域、 ２３……ドレイン領域。
のトランジスタの製造工程を説明する図、 第３図は本発明の別の実施例に係るｎチャネルＭＯＳＦ
ＥＴの製造工程を説明する図、 第４図は従来例に係るウォールドエミッタ構造のトラン
ジスタの製造工程を説明する図、 第５図は別の従来例に係るウォールドエミッタ構造のト
ランジスタの製造工程を説明する図である。 （符号の説明） １，１６……ｐ型Si基板、 ２……ｎ＋埋没層、 ３……ｎ型エピタキシャル層、 ４，１７……SiO2膜、 ５……ｎ＋コレクタ補償拡散層、 ６……ｐ＋分離拡散層、 ７……ｐ型ベース拡散層、 ８……ｎ型エミッタ拡散層、 ９……チャネルカット拡散層、 １０……半導体基板、 １１……絶縁膜、 １２……不純物含有膜、 １３……不純物領域、 １４，１８……ＢＳＧ膜、 １５，１９……ｐ型不純物領域、 ２０……ゲートSiO2膜、 ２１……ゲート電極、 ２２……ソース領域、 ２３……ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−34661（ＪＰ，Ａ) 特開 昭61−159768（ＪＰ，Ａ) 特開 昭61−154172（ＪＰ，Ａ) 特開 昭58−154266（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体層（１、１６）の一導電型不純物領
域（３、１６）の表面に形成され、該一導電型不純物領
域（３、１６）の表面との間に実質的な段差を有する絶
縁膜（４、１７）と、 前記絶縁膜（４、１７）の側部にサイドウォールとして
被着形成され、反対導電型不純物と一導電型不純物のい
ずれか一方を含有するサイドウォール絶縁膜（１４、１
８）と、 前記絶縁膜（４，１７）と前記一導電型領域（３、１
６）との境界に接し、かつ、前記サイドウォール絶縁膜
（１４、１８）の底部から前記一導電型領域（３、１
６）の内部にかけて形成されるリーク電流防止用不純物
領域（１５、１９）と、前記一導電型不純物領域（３、
１６）内に形成され、前記サイドウォール絶縁膜（１
４、１８）に隣設され、かつ前記リーク電流防止用不純
物領域（１５、１９）に接する反対導電型不純物領域
（７、２２、２３）とを有することを特徴とする半導体
装置。 - 【請求項２】半導体層（１、１６）の一導電型不純物領
域（３、１６）の表面に、該一導電型不純物領域（３、
１６）の表面との間に実質的な段差を有する第一の絶縁
膜（４，１７）を形成する工程と、 反対導電型と一導電型のいずれかの不純物を含む第二の
絶縁膜を前記一導電型領域（３、１６）及び第一の絶縁
膜（４、１７）の上に形成する工程と、 前記第二の絶縁膜を異方性エッチングして前記第一の絶
縁膜（４、１７）の側部にのみ残存させることにより、
反対導電型と一導電型のいずれかの前記不純物を含むサ
イドウォール絶縁膜（１４、１８）を形成する工程と、 前記サイドウォール絶縁膜（１４、１８）内の不純物を
前記一導電型領域（３、１６）内に熱拡散して、前記第
一の絶縁膜（４、１７）と前記一導電型領域（３、１
６）との境界に接するリーク電流防止用不純物領域（１
５、１９）を前記一導電型領域（３、１６）内に形成す
る工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314978A JPH0650741B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314978A JPH0650741B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164465A JPS63164465A (ja) | 1988-07-07 |
| JPH0650741B2 true JPH0650741B2 (ja) | 1994-06-29 |
Family
ID=18059953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314978A Expired - Fee Related JPH0650741B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650741B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4209350A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming diffusions having narrow dimensions utilizing reactive ion etching |
| JPS58154266A (ja) * | 1982-03-09 | 1983-09-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4507171A (en) * | 1982-08-06 | 1985-03-26 | International Business Machines Corporation | Method for contacting a narrow width PN junction region |
| JPS61154172A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-26 JP JP61314978A patent/JPH0650741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164465A (ja) | 1988-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |