JPS6316779B2 - - Google Patents
Info
- Publication number
- JPS6316779B2 JPS6316779B2 JP56111874A JP11187481A JPS6316779B2 JP S6316779 B2 JPS6316779 B2 JP S6316779B2 JP 56111874 A JP56111874 A JP 56111874A JP 11187481 A JP11187481 A JP 11187481A JP S6316779 B2 JPS6316779 B2 JP S6316779B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- rom
- data
- cpu
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は同一データバスを共有するCPUと複
数のメモリとの間において、CPU介在方式によ
るメモリ間のデータ転送をわずかなハード（回
路）追加によりデータ書込みをなす転送速度の高
速化を意図するデータ転送方式に関す。
数のメモリとの間において、CPU介在方式によ
るメモリ間のデータ転送をわずかなハード（回
路）追加によりデータ書込みをなす転送速度の高
速化を意図するデータ転送方式に関す。
汎用型の計算機において、電源投入後、先づ計
算機が実行する所要のインタプリンタやOSプロ
グラムを主メモリとしてのRAM（Random
Acess Memoryの略）に読取らせる所謂IPL
（Initial Program Load）を効率よく行なうこと
が要請される。
算機が実行する所要のインタプリンタやOSプロ
グラムを主メモリとしてのRAM（Random
Acess Memoryの略）に読取らせる所謂IPL
（Initial Program Load）を効率よく行なうこと
が要請される。
かかるIPL対象のプログラムは例えば紙テー
プ、磁気テープ及びROM（Read Only
Memory）等のメモリ媒体に収納された
FORTRAN、BASICのインタプリタプログラム
等一連の変更を要しないプログラムがある。従
来、これら媒体からプログラムを前記RAMに転
送するには、１バイト単位でCPUがデータを読
取り、RAMに格納する、もしくはDMA方式で
転送されていた。
プ、磁気テープ及びROM（Read Only
Memory）等のメモリ媒体に収納された
FORTRAN、BASICのインタプリタプログラム
等一連の変更を要しないプログラムがある。従
来、これら媒体からプログラムを前記RAMに転
送するには、１バイト単位でCPUがデータを読
取り、RAMに格納する、もしくはDMA方式で
転送されていた。
第１図はROMからRAMへのデータ転送例で
ある。即ち図はCPU介在方式による一まとまり
のデータをRAMへ転送するに当り、それぞれの
RAM及びROMがCPUを共有するアドレスデー
タバス１とデータ転送バス２を設けROMと
RAMが互にアドレス1000H乃至2FFFで一致する
アドレス一致領域を形成せしめてかつ、メモリバ
ンク切替回路３によりROMとRAMを交互に有
効として、CPUがROMからデータを読みバンク
を切替えてRAMにデータ格納をする動作を繰返
しながらデータ転送がされる。
ある。即ち図はCPU介在方式による一まとまり
のデータをRAMへ転送するに当り、それぞれの
RAM及びROMがCPUを共有するアドレスデー
タバス１とデータ転送バス２を設けROMと
RAMが互にアドレス1000H乃至2FFFで一致する
アドレス一致領域を形成せしめてかつ、メモリバ
ンク切替回路３によりROMとRAMを交互に有
効として、CPUがROMからデータを読みバンク
を切替えてRAMにデータ格納をする動作を繰返
しながらデータ転送がされる。
第１図のREADとWRITEは、CPUがROM側
からデータを読取り（READ）、又CPUから
RAMへデータ書込み（WRITE）格納する指令
信号が出されるを示す。しかしかかるCPU介有
方式のデータ転送はREADとWRITEとの動作を
交互に繰返す動作であるため転送速度が遅い。
からデータを読取り（READ）、又CPUから
RAMへデータ書込み（WRITE）格納する指令
信号が出されるを示す。しかしかかるCPU介有
方式のデータ転送はREADとWRITEとの動作を
交互に繰返す動作であるため転送速度が遅い。
これを改善するためバンク切替回路を介さず
ROMから直かにRAMへデータ転送がされる
DMA（Direct Memory Access）方式で行なう
こともあるが、該DMA方式はハードが複雑とな
る。又、ROMを入出力制御のＩ／Ｏ領域内に設
けた場合でもROMアクセス用カウンタが必要と
なる等そのハードが複雑になるのはさけられな
い。
ROMから直かにRAMへデータ転送がされる
DMA（Direct Memory Access）方式で行なう
こともあるが、該DMA方式はハードが複雑とな
る。又、ROMを入出力制御のＩ／Ｏ領域内に設
けた場合でもROMアクセス用カウンタが必要と
なる等そのハードが複雑になるのはさけられな
い。
本発明の目的は前記の不都合を解消することで
ある。目的達成に当り、本発明は、データバスを
介してCPUとメモリ間のデータ転送を行なう計
算機において、ROMアドレスの全部あるいは一
部アドレスがRAMアドレスと一致しかつデータ
バスも一致している主メモリRAMを備え、
ROMからRAMへ直接データ転送動作を表示す
る手段と、ROMとRAMのアドレス一致領域を
検出する手段と、CPUからROMに対する読取り
指令をRAMに対しては書込み指令とする指令切
替え手段を設けて、前記アドレス一致を検出する
手段及び前記表示手段の出力が有効である限り、
CPUからROMに対する読取り指令で、アドレス
の一致するRAM領域へのデータ書込みを可能と
したことである。
ある。目的達成に当り、本発明は、データバスを
介してCPUとメモリ間のデータ転送を行なう計
算機において、ROMアドレスの全部あるいは一
部アドレスがRAMアドレスと一致しかつデータ
バスも一致している主メモリRAMを備え、
ROMからRAMへ直接データ転送動作を表示す
る手段と、ROMとRAMのアドレス一致領域を
検出する手段と、CPUからROMに対する読取り
指令をRAMに対しては書込み指令とする指令切
替え手段を設けて、前記アドレス一致を検出する
手段及び前記表示手段の出力が有効である限り、
CPUからROMに対する読取り指令で、アドレス
の一致するRAM領域へのデータ書込みを可能と
したことである。
以下、本発明の一実施例を示す第２図回路に従
がい、計算機の演算処理に必要なROM収納のプ
ログラムを主メモリRAMに例えばIPLなどする
さいの要部構成手段について説明する。即ち、第
２図を第１図と比較参照して明らかな様にROM
からRAMへのデータ転送が、わずかなハード追
加のみでCPUからの所要命令数が少く、しかも
転送速度は従来の倍以上となり、また転送が終了
すれば主メモリ領域を有効に利用するため、デー
タバス２のROM側データバス２′は切離される。
がい、計算機の演算処理に必要なROM収納のプ
ログラムを主メモリRAMに例えばIPLなどする
さいの要部構成手段について説明する。即ち、第
２図を第１図と比較参照して明らかな様にROM
からRAMへのデータ転送が、わずかなハード追
加のみでCPUからの所要命令数が少く、しかも
転送速度は従来の倍以上となり、また転送が終了
すれば主メモリ領域を有効に利用するため、デー
タバス２のROM側データバス２′は切離される。
第２図において、主メモリRAMは例えば64キ
ロバイトの標準的メモリ容量を具備ししかも、
RAMアドレスの1000H乃至2FFFHに該当する８
キロバイトはROMと共存している。この共存ア
ドレス内に対するIPL動作に当り、RAMの
READとWRITE信号は、図の下方に示されるア
ンド・オア回路を経て供給される。アンド・オア
回路の入力は前記CPUのREAD信号と、アドレ
ス一致領域を検出するROM.RAM間のアドレス
検出回路の信号とＦ／Ｆ回路のオン信号からなる
信号の論理によりCPUからのREAD／WRITEと
RAMにおけるREAD／WRITEが一致もしくは
入れ替わるようにされる。
ロバイトの標準的メモリ容量を具備ししかも、
RAMアドレスの1000H乃至2FFFHに該当する８
キロバイトはROMと共存している。この共存ア
ドレス内に対するIPL動作に当り、RAMの
READとWRITE信号は、図の下方に示されるア
ンド・オア回路を経て供給される。アンド・オア
回路の入力は前記CPUのREAD信号と、アドレ
ス一致領域を検出するROM.RAM間のアドレス
検出回路の信号とＦ／Ｆ回路のオン信号からなる
信号の論理によりCPUからのREAD／WRITEと
RAMにおけるREAD／WRITEが一致もしくは
入れ替わるようにされる。
フリツプフロツプＦ／ＦはIPL動作時Ｑ＝１に
セツト、それ以外の時はＱ＝０とする。ROMと
RAMアドレス検出回路は例示1000乃至2FFFの
オペレーシヨンコードA12〜A15からアドレス判
別しアドレス一致領域では出力側Ｃに１を出力し
それ以外のアドレスではＣ＝０とする例えば
NORとEXORの回路から構成される。
セツト、それ以外の時はＱ＝０とする。ROMと
RAMアドレス検出回路は例示1000乃至2FFFの
オペレーシヨンコードA12〜A15からアドレス判
別しアドレス一致領域では出力側Ｃに１を出力し
それ以外のアドレスではＣ＝０とする例えば
NORとEXORの回路から構成される。
本発明のデータ転送手段は、先ずＦ／ＦのＱ＝
１にセツトし、RAMに入力されるREADと
WRITE信号を入替え、かつROMを有効として
おき、その後に1000〜2FFFアドレスをCPUに
READさせる。このアドレスは前記一致領域で
あるためＣ＝１が出力され、前記アンド・オア回
路ではＢ側が有効、つまりRAMにはCPUの読取
り（READ）であるに拘らず書込み（WRITE）
動作を行なう。この時ROMからはアクセスされ
た番地データがバス２に出力されRAMにも供給
される。即ちROMからRAMへデータ転送がさ
れることになる。従来のCPU介在方式ではROM
からデータをREADした後RAMにWRITEする
二段動作が必要であるが、本発明によりREAD
動作のみでRAMへの転送が実行されるためデー
タ転送速度は略倍速度となる。
１にセツトし、RAMに入力されるREADと
WRITE信号を入替え、かつROMを有効として
おき、その後に1000〜2FFFアドレスをCPUに
READさせる。このアドレスは前記一致領域で
あるためＣ＝１が出力され、前記アンド・オア回
路ではＢ側が有効、つまりRAMにはCPUの読取
り（READ）であるに拘らず書込み（WRITE）
動作を行なう。この時ROMからはアクセスされ
た番地データがバス２に出力されRAMにも供給
される。即ちROMからRAMへデータ転送がさ
れることになる。従来のCPU介在方式ではROM
からデータをREADした後RAMにWRITEする
二段動作が必要であるが、本発明によりREAD
動作のみでRAMへの転送が実行されるためデー
タ転送速度は略倍速度となる。
前記Ｆ／Ｆの出力（又はＱ出力）をROMに
対するENABLE信号として与えることにより
IPL動作時のみROMが有効となり、IPL動作以外
ではＦ／ＦがクリアされROMは無効となりメモ
リ空間でROMは切離されたも同様でありROM
の影響は全くない。
対するENABLE信号として与えることにより
IPL動作時のみROMが有効となり、IPL動作以外
ではＦ／ＦがクリアされROMは無効となりメモ
リ空間でROMは切離されたも同様でありROM
の影響は全くない。
前記実施例の説明において、READとWRITE
とは分離された形で示し、又論理回路もアンド・
オア回路で構成したものが示されるも、この回路
は各種の変形がありうる。READとWRITE信号
が一本のものもあるが、この場合はREADがＨ
レベルであるとすれば、、強制的にＬレベルに落
としてやれば前記同様のメモリ間データ転送が実
行されることになる。
とは分離された形で示し、又論理回路もアンド・
オア回路で構成したものが示されるも、この回路
は各種の変形がありうる。READとWRITE信号
が一本のものもあるが、この場合はREADがＨ
レベルであるとすれば、、強制的にＬレベルに落
としてやれば前記同様のメモリ間データ転送が実
行されることになる。
以上、本発明のデータ転送方式によれば簡易な
ハード（回路）構成で倍近い転送速度がえられる
ことになり、これを例えば８ビツトマイコンの
IPL等オペレーシヨンに用いればその効果は大き
い。
ハード（回路）構成で倍近い転送速度がえられる
ことになり、これを例えば８ビツトマイコンの
IPL等オペレーシヨンに用いればその効果は大き
い。
第１図は従来のデータ転送回路例を、第２図は
本発明の一実施例であるデータ転送回路図を示
す。
本発明の一実施例であるデータ転送回路図を示
す。
Claims (1)
- １ データバスを介してCPUとメモリ間のデー
タ転送を行なう計算機において、ROMアドレス
の全部あるいは一部アドレスがRAMアドレスと
一致しかつデータバスも一致している主メモリ
RAMを備え、ROMからRAMへ直接データ転送
動作を表示する手段と、ROMとRAMのアドレ
ス一致領域を検出する手段と、前記アドレス一致
領域を検出する手段および前記表示手段の出力の
何れも有効の場合にはCPUからROMに対する続
取り指令をRAMに対しては書込み指令とし、そ
の他の場合はCPUからの読取り指令又は書込み
指令をそのままRAMに対して出力する指令切り
替え手段を設け、CPU側からROMに対する読取
り指令で、アドレスの一致するRAM領域へのデ
ータ書込みを可能としたことを特徴とするデータ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111874A JPS5814260A (ja) | 1981-07-17 | 1981-07-17 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111874A JPS5814260A (ja) | 1981-07-17 | 1981-07-17 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814260A JPS5814260A (ja) | 1983-01-27 |
| JPS6316779B2 true JPS6316779B2 (ja) | 1988-04-11 |
Family
ID=14572315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111874A Granted JPS5814260A (ja) | 1981-07-17 | 1981-07-17 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306065C (zh) * | 2004-05-14 | 2007-03-21 | 中国科学院理化技术研究所 | 可控型微生物刻蚀装置 |
| US10843137B2 (en) | 2015-12-10 | 2020-11-24 | Fujifilm Corporation | Method for producing protective-layer-covered gas separation membrane, protective-layer-covered gas separation membrane, gas separation membrane module, and gas separation apparatus |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337884A (ja) * | 1986-07-31 | 1988-02-18 | Anritsu Corp | アドレステーブル共用の信号処理装置 |
| US5109521A (en) * | 1986-09-08 | 1992-04-28 | Compaq Computer Corporation | System for relocating dynamic memory address space having received microprocessor program steps from non-volatile memory to address space of non-volatile memory |
| JPH01312651A (ja) * | 1988-06-13 | 1989-12-18 | Nec Corp | 情報処理装置 |
| JPH0652047A (ja) * | 1992-07-31 | 1994-02-25 | Nec Corp | メモリ転写方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019538B2 (ja) * | 1976-07-30 | 1985-05-16 | カシオ計算機株式会社 | プログラム書込み方式 |
| JPS5441631A (en) * | 1977-09-09 | 1979-04-03 | Casio Comput Co Ltd | Fixed program set system for control |
| JPS5645946U (ja) * | 1979-09-18 | 1981-04-24 | ||
| JPS57127259A (en) * | 1981-01-29 | 1982-08-07 | Toyo Electric Mfg Co Ltd | System for high-speed data transfer |
-
1981
- 1981-07-17 JP JP56111874A patent/JPS5814260A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306065C (zh) * | 2004-05-14 | 2007-03-21 | 中国科学院理化技术研究所 | 可控型微生物刻蚀装置 |
| US10843137B2 (en) | 2015-12-10 | 2020-11-24 | Fujifilm Corporation | Method for producing protective-layer-covered gas separation membrane, protective-layer-covered gas separation membrane, gas separation membrane module, and gas separation apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814260A (ja) | 1983-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4386402A (en) | Computer with dual vat buffers for accessing a common memory shared by a cache and a processor interrupt stack | |
| US6223260B1 (en) | Multi-bus data processing system in which all data words in high level cache memories have any one of four states and all data words in low level cache memories have any one of three states | |
| US4513369A (en) | Information processing system | |
| JPS63201851A (ja) | バッファ記憶アクセス方法 | |
| JPS6316779B2 (ja) | ||
| EP0426111B1 (en) | Memory control system | |
| JPS6022779B2 (ja) | 多重処理系のプログラム・ロ−デイング方法 | |
| JPS63129438A (ja) | メモリ制御装置 | |
| JP2687679B2 (ja) | プログラム開発装置 | |
| JPS5971510A (ja) | シ−ケンス制御回路 | |
| JPS62276663A (ja) | プログラム転送方法 | |
| JPS60196858A (ja) | ラベル付デ−タの入力処理装置 | |
| JPH0448263B2 (ja) | ||
| JP3074897B2 (ja) | メモリ回路 | |
| JP2964504B2 (ja) | 文書処理装置 | |
| JPH02108139A (ja) | キャッシュメモリ装置 | |
| JP2507721B2 (ja) | バツフアメモリ装置 | |
| JP2845746B2 (ja) | マイクロプログラム制御装置 | |
| JPH02217944A (ja) | キャッシュメモリにおけるバス監視装置 | |
| JPS62269234A (ja) | 命令用キヤツシユ構成方式 | |
| JPH01258169A (ja) | 共有メモリアドレス指定方式 | |
| EP0369935A2 (en) | Multiple posting cache memory | |
| JPH06337847A (ja) | マルチプロセッサ装置 | |
| JPS63253446A (ja) | メモリ優先切替方式 | |
| JPH01223689A (ja) | デュアルポートメモリ装置 |