JPS6316910B2 - - Google Patents
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- JPS6316910B2 JPS6316910B2 JP53103533A JP10353378A JPS6316910B2 JP S6316910 B2 JPS6316910 B2 JP S6316910B2 JP 53103533 A JP53103533 A JP 53103533A JP 10353378 A JP10353378 A JP 10353378A JP S6316910 B2 JPS6316910 B2 JP S6316910B2
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- JP
- Japan
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- charge
- transfer
- input
- channel
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/452—Input structures
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- Solid State Image Pick-Up Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合素子に関し、さらに詳しくは
複数チヤネル構造を有する電荷結合素子における
バイアス電荷注入法の改良に関するものである。
複数チヤネル構造を有する電荷結合素子における
バイアス電荷注入法の改良に関するものである。
従来、電荷結合素子を応用した装置、たとえば
遅延線、一次元イメージセンサ等の転送部の構造
としてデユアルチヤネル構造が知られている。転
送部へ供給する転送パルスの繰り返し周波数を同
一と仮定して前記構造をモノチヤネル構造と比べ
た場合、ナイキスト限界は２倍になり、同一の遅
延時間を得るための転送段数及び消費電力は２分
の１となる。しかしながら、従来のデユアルチヤ
ネル型電荷結合素子では、各チヤネルに入出力部
が個々にあるためにチヤネル間の入出力特性に差
が生じるという欠点があつた。
遅延線、一次元イメージセンサ等の転送部の構造
としてデユアルチヤネル構造が知られている。転
送部へ供給する転送パルスの繰り返し周波数を同
一と仮定して前記構造をモノチヤネル構造と比べ
た場合、ナイキスト限界は２倍になり、同一の遅
延時間を得るための転送段数及び消費電力は２分
の１となる。しかしながら、従来のデユアルチヤ
ネル型電荷結合素子では、各チヤネルに入出力部
が個々にあるためにチヤネル間の入出力特性に差
が生じるという欠点があつた。
この欠点を解決する方法として、各転送チヤネ
ルに共通な電荷入力部と単一の出力部をもつ第１
図に示すようなデユアルチヤネル型電荷結合素子
が提案された。即ち、転送チヤネルに共通な電荷
入力部はインプツトダイオード１１とデユアル入
力ゲート電極１２，１３とスイツチングゲート電
極１４とで構成され、出力部はチヤネルに共通な
浮遊拡散層１５と出力アンプ１６で構成されてい
る。１７，１８は転送チヤネルの第１電極であ
る。代表的な電荷注入方法として、インプツトダ
イオード１１にサンプリングパルス、入力ゲート
電極１２に信号と直流バイアス、入力ゲート電極
１３に直流バイアスを印加する電位平衡法が周知
であり、入力ゲート電極１３下に蓄積された信号
電荷とバイアス電荷とはスイツチングゲート電極
１４に転送チヤネルの第１電極１７及び１８に印
加する転送パルスと同期したパルスを印加するこ
とにより、二つの転送チヤネルに交互に注入され
る。二つの転送チヤネルを転送されて来た信号電
荷とバイアス電荷とは浮遊拡散層１５の電位を交
互に変化させ、この変化分は出力アンプ１６によ
り検出される。第２図は第１図で示したデユアル
チヤネル型電荷結合素子の出力部を説明するため
の図であり、２１は転送チヤネルＡの最終電極、
２２は転送チヤネルＢの最終電極、２３は出力端
子を示し、第１図と同一な番号は同一のものを示
す。同図に示すように、出力部においては様々な
結合容量が存在し、たとえば転送チヤネルＡの最
終電極２１と浮遊拡散層１５との間には結合容量
C1が、同様に出力アンプ１６との間に結合容量
C2が、出力端子２３との間に結合容量C3などが
存在する。転送チヤネルＢについても同様に最終
電極２２と浮遊拡散層１５との間には結合容量
C1′が、出力アンプ１６との間に結合容量C2′が、
出力端子２３との間に結合容量C3′などが存在す
る。これらは出力部に存在する結合容量のごく一
部である。ここでは簡単のため転送パルスφ1が
印加される電極と浮遊拡散層１５と出力アンプ１
６及び出力端子２３などで構成される出力部との
間の結合容量の合計をC〓1、転送パルスφ2が印加
される電極と出力部との間の結合容量の合計を
C〓2とすると、一般にC〓1≠C〓2であるために、転
送パルスφ1あるいは転送パルスφ2が出力信号波
形に与える影響はそれぞれ異なり、第３図で示す
ように出力信号波形の出力レベルに差が生じる。
このことは出力信号にクロツクパルス周波数（ナ
イキスト限界）の成分が含まれていることにな
る。転送パルスが出力信号波形に与える影響はそ
の繰り返し周波数が高くなるほど顕著になり、電
荷結合素子をTVビデオ信号処理の分野などのよ
うに高周波で動作させなければならない分野に応
用する場合に大きな問題となる。
ルに共通な電荷入力部と単一の出力部をもつ第１
図に示すようなデユアルチヤネル型電荷結合素子
が提案された。即ち、転送チヤネルに共通な電荷
入力部はインプツトダイオード１１とデユアル入
力ゲート電極１２，１３とスイツチングゲート電
極１４とで構成され、出力部はチヤネルに共通な
浮遊拡散層１５と出力アンプ１６で構成されてい
る。１７，１８は転送チヤネルの第１電極であ
る。代表的な電荷注入方法として、インプツトダ
イオード１１にサンプリングパルス、入力ゲート
電極１２に信号と直流バイアス、入力ゲート電極
１３に直流バイアスを印加する電位平衡法が周知
であり、入力ゲート電極１３下に蓄積された信号
電荷とバイアス電荷とはスイツチングゲート電極
１４に転送チヤネルの第１電極１７及び１８に印
加する転送パルスと同期したパルスを印加するこ
とにより、二つの転送チヤネルに交互に注入され
る。二つの転送チヤネルを転送されて来た信号電
荷とバイアス電荷とは浮遊拡散層１５の電位を交
互に変化させ、この変化分は出力アンプ１６によ
り検出される。第２図は第１図で示したデユアル
チヤネル型電荷結合素子の出力部を説明するため
の図であり、２１は転送チヤネルＡの最終電極、
２２は転送チヤネルＢの最終電極、２３は出力端
子を示し、第１図と同一な番号は同一のものを示
す。同図に示すように、出力部においては様々な
結合容量が存在し、たとえば転送チヤネルＡの最
終電極２１と浮遊拡散層１５との間には結合容量
C1が、同様に出力アンプ１６との間に結合容量
C2が、出力端子２３との間に結合容量C3などが
存在する。転送チヤネルＢについても同様に最終
電極２２と浮遊拡散層１５との間には結合容量
C1′が、出力アンプ１６との間に結合容量C2′が、
出力端子２３との間に結合容量C3′などが存在す
る。これらは出力部に存在する結合容量のごく一
部である。ここでは簡単のため転送パルスφ1が
印加される電極と浮遊拡散層１５と出力アンプ１
６及び出力端子２３などで構成される出力部との
間の結合容量の合計をC〓1、転送パルスφ2が印加
される電極と出力部との間の結合容量の合計を
C〓2とすると、一般にC〓1≠C〓2であるために、転
送パルスφ1あるいは転送パルスφ2が出力信号波
形に与える影響はそれぞれ異なり、第３図で示す
ように出力信号波形の出力レベルに差が生じる。
このことは出力信号にクロツクパルス周波数（ナ
イキスト限界）の成分が含まれていることにな
る。転送パルスが出力信号波形に与える影響はそ
の繰り返し周波数が高くなるほど顕著になり、電
荷結合素子をTVビデオ信号処理の分野などのよ
うに高周波で動作させなければならない分野に応
用する場合に大きな問題となる。
第１図に示すような構造においては入出力部の
違いによる各転送チヤネルの出力電圧のばらつき
は解消されるものの、各転送チヤネル間で暗電流
及び転送効率が異なるために発生する出力電圧の
ばらつきや、第２図，第３図で説明した出力部の
結合容量による出力電圧のばらつきは電荷結合素
子の駆動法により改善することはできず、そのば
らつきの程度は電荷結合素子の製造工程にのみ依
存し、最悪の場合は各転送チヤネルの出力電圧間
で20％程度の差異があつた。
違いによる各転送チヤネルの出力電圧のばらつき
は解消されるものの、各転送チヤネル間で暗電流
及び転送効率が異なるために発生する出力電圧の
ばらつきや、第２図，第３図で説明した出力部の
結合容量による出力電圧のばらつきは電荷結合素
子の駆動法により改善することはできず、そのば
らつきの程度は電荷結合素子の製造工程にのみ依
存し、最悪の場合は各転送チヤネルの出力電圧間
で20％程度の差異があつた。
本発明はこのような従来の欠点を除去し、転送
チヤネル間ばらつきの少ない複数チヤネル型電荷
結合素子を提供することを目的とする。
チヤネル間ばらつきの少ない複数チヤネル型電荷
結合素子を提供することを目的とする。
本発明によれば、インプツトダイオードと第１
および第２の入力ゲート電極とスイツチングゲー
ト電極とで構成された電荷入力部と、該電荷入力
部からの信号電荷を複数列に分けてそれぞれ位相
の異なる転送パルスで転送する電荷転送チヤネル
と、該複数列の電荷転送チヤネルからの信号電荷
を合成出力する電荷出力部とを有する電荷結合素
子において、前記第１および第２の入力ゲート電
極のうちいずれか一方を前記複数列の電荷転送チ
ヤネルのそれぞれに対応して独立な電気信号が印
加されるように分割し、これら分割された入力ゲ
ート電極のそれぞれに前記複数列の電荷転送チヤ
ネルからの信号出力電圧のばらつきが補正される
ようなそれぞれ異なる直流バイアス電圧を印加す
ることを特徴とする電荷結合素子が得られる。
および第２の入力ゲート電極とスイツチングゲー
ト電極とで構成された電荷入力部と、該電荷入力
部からの信号電荷を複数列に分けてそれぞれ位相
の異なる転送パルスで転送する電荷転送チヤネル
と、該複数列の電荷転送チヤネルからの信号電荷
を合成出力する電荷出力部とを有する電荷結合素
子において、前記第１および第２の入力ゲート電
極のうちいずれか一方を前記複数列の電荷転送チ
ヤネルのそれぞれに対応して独立な電気信号が印
加されるように分割し、これら分割された入力ゲ
ート電極のそれぞれに前記複数列の電荷転送チヤ
ネルからの信号出力電圧のばらつきが補正される
ようなそれぞれ異なる直流バイアス電圧を印加す
ることを特徴とする電荷結合素子が得られる。
以下図面を参照して本発明による複数チヤネル
型電荷結合素子を説明する。
型電荷結合素子を説明する。
第４図は本発明の一実施例を示したもので、４
１ａ，４１ｂは二つに分割された入力ゲート電
極、４２の点線部分はチヤネルストツパーを示
す。また４３は入力ゲート電極４１ａ，４１ｂに
直流バイアスを印加するための電圧源、４４は入
力ゲート電極４１ａ，４１ｂに印加される直流バ
イアスを調整するための可変抵抗を示す。第１図
と同一な番号は同一のものを示す。
１ａ，４１ｂは二つに分割された入力ゲート電
極、４２の点線部分はチヤネルストツパーを示
す。また４３は入力ゲート電極４１ａ，４１ｂに
直流バイアスを印加するための電圧源、４４は入
力ゲート電極４１ａ，４１ｂに印加される直流バ
イアスを調整するための可変抵抗を示す。第１図
と同一な番号は同一のものを示す。
次にこの実施例の動作を説明する。まず電荷の
注入にはインプツトダイオード１１にサンプリン
グパルス、入力ゲート電極４１ａ，４１ｂにそれ
ぞれ異なる直流バイアス、入力ゲート電極１３に
信号と直流バイアスを印加する電位平衡法が用い
られ、これにより入力ゲート電極１３下には信号
電荷とバイアス電荷が蓄積される。次に転送チヤ
ネルの第１電極１７，１８には180゜位相の異なる
転送パルスφ1，φ2が印加されているので、スイ
ツチングゲート電極１４に上記の二つの転送パル
スに同期したパルスを印加することにより、入力
ゲート電極１３下の領域４５と領域４６に蓄積さ
れた電荷は交互にそれぞれ転送チヤネルＡ，転送
チヤネルＢに注入される。第５図は、入力ゲート
電極に印加する直流バイアスと転送チヤネルに注
入される電荷量の関係を示す図で、入力ゲート電
極４１ａ，４１ｂに印加される直流バイアスを
VG1，転送チヤネルに注入される電荷量をＱとし
てある。またVA，VBはそれぞれ入力ゲート電極
４１ａ，４１ｂに印加される直流バイアス，QA，
QBはそれぞれ転送チヤネルＡ，Ｂに注入される
電荷量を示す。入力ゲート電極１３に印加される
直流バイアスVG2は一定としてある。同図から明
らかなように、第４図の可変抵抗４４を用いて入
力ゲート電極４１ａ，４１ｂに印加される直流バ
イアスVA，VBを異なる値に設定することになり、
転送チヤネルＡ，Ｂにそれぞれ異なるバイアス電
荷QA，QBを注入することができる。また第５図
に示す直流バイアスVG1と転送チヤネルに注入さ
れる電荷量Ｑとの関係が線形である限り、同一の
入力信号レベルに対して転送チヤネルＡ及びＢへ
注入される信号電荷の量は等しい。
注入にはインプツトダイオード１１にサンプリン
グパルス、入力ゲート電極４１ａ，４１ｂにそれ
ぞれ異なる直流バイアス、入力ゲート電極１３に
信号と直流バイアスを印加する電位平衡法が用い
られ、これにより入力ゲート電極１３下には信号
電荷とバイアス電荷が蓄積される。次に転送チヤ
ネルの第１電極１７，１８には180゜位相の異なる
転送パルスφ1，φ2が印加されているので、スイ
ツチングゲート電極１４に上記の二つの転送パル
スに同期したパルスを印加することにより、入力
ゲート電極１３下の領域４５と領域４６に蓄積さ
れた電荷は交互にそれぞれ転送チヤネルＡ，転送
チヤネルＢに注入される。第５図は、入力ゲート
電極に印加する直流バイアスと転送チヤネルに注
入される電荷量の関係を示す図で、入力ゲート電
極４１ａ，４１ｂに印加される直流バイアスを
VG1，転送チヤネルに注入される電荷量をＱとし
てある。またVA，VBはそれぞれ入力ゲート電極
４１ａ，４１ｂに印加される直流バイアス，QA，
QBはそれぞれ転送チヤネルＡ，Ｂに注入される
電荷量を示す。入力ゲート電極１３に印加される
直流バイアスVG2は一定としてある。同図から明
らかなように、第４図の可変抵抗４４を用いて入
力ゲート電極４１ａ，４１ｂに印加される直流バ
イアスVA，VBを異なる値に設定することになり、
転送チヤネルＡ，Ｂにそれぞれ異なるバイアス電
荷QA，QBを注入することができる。また第５図
に示す直流バイアスVG1と転送チヤネルに注入さ
れる電荷量Ｑとの関係が線形である限り、同一の
入力信号レベルに対して転送チヤネルＡ及びＢへ
注入される信号電荷の量は等しい。
したがつて、各転送チヤネルの出力電圧が均一
となるように可変抵抗４４を調整すれば、すなわ
ち、出力電圧の小さい方の転送チヤネルに対応す
る入力ゲート電極（４１ａまたは４１ｂ）に他方
より小さい直流バイアスを印加すれば、この転送
チヤネルには他の転送チヤネルより多くのバイア
ス電荷が注入されるので、各転送チヤネルの暗電
流、転送効率のばらつきや、出力部での結合容量
の違いによつて生じる各転送チヤネルの出力電圧
のばらつきが補正され、第６図に示すような均一
な出力電圧を得ることができる。
となるように可変抵抗４４を調整すれば、すなわ
ち、出力電圧の小さい方の転送チヤネルに対応す
る入力ゲート電極（４１ａまたは４１ｂ）に他方
より小さい直流バイアスを印加すれば、この転送
チヤネルには他の転送チヤネルより多くのバイア
ス電荷が注入されるので、各転送チヤネルの暗電
流、転送効率のばらつきや、出力部での結合容量
の違いによつて生じる各転送チヤネルの出力電圧
のばらつきが補正され、第６図に示すような均一
な出力電圧を得ることができる。
なお、第４図の構成においては入力ゲート電極
４１ａ，４１ｂにそれぞれ異なる直流バイアス、
入力ゲート電極１３に信号と直流バイアスを印加
しているが、この二つの電極の順序を逆にした第
７図のような構成でも、第４図とまつたく同様な
効果が得られる。第７図において７１ａ，７１ｂ
は二つに分割された入力ゲート電極を示し、第４
図と同一な番号は同一のものを示す。
４１ａ，４１ｂにそれぞれ異なる直流バイアス、
入力ゲート電極１３に信号と直流バイアスを印加
しているが、この二つの電極の順序を逆にした第
７図のような構成でも、第４図とまつたく同様な
効果が得られる。第７図において７１ａ，７１ｂ
は二つに分割された入力ゲート電極を示し、第４
図と同一な番号は同一のものを示す。
また、第８図は本発明を三列転送チヤネル型電
荷結合素子に応用した一実施例を示したもので、
８１ａ，８１ｂ，８１ｃは三つに分割された入力
ゲート電極、８２は転送チヤネルＣの第１電極、
８３ａ，８３ｂ，８３ｃはそれぞれ入力ゲート電
極８１ａ，８１ｂ，８１ｃに印加される直流バイ
アスを調整するための可変抵抗を示す。第４図と
同一な番号は同一なものを示す。同図において、
各転送チヤネルの出力電圧が均一となるように可
変抵抗８３ａ，８３ｂ，８３ｃを調整すれば、す
なわち、出力電圧の小さい転送チヤネルにより多
くのバイアス電荷が注入されるように３つの可変
抵抗８３ａ，８３ｂ，８３ｃを調整すれば、各転
送チヤネルの暗電流、転送効率のばらつきや、出
力部での結合容量の違いによつて生じる各転送チ
ヤネルの出力電圧のばらつきが補正される。
荷結合素子に応用した一実施例を示したもので、
８１ａ，８１ｂ，８１ｃは三つに分割された入力
ゲート電極、８２は転送チヤネルＣの第１電極、
８３ａ，８３ｂ，８３ｃはそれぞれ入力ゲート電
極８１ａ，８１ｂ，８１ｃに印加される直流バイ
アスを調整するための可変抵抗を示す。第４図と
同一な番号は同一なものを示す。同図において、
各転送チヤネルの出力電圧が均一となるように可
変抵抗８３ａ，８３ｂ，８３ｃを調整すれば、す
なわち、出力電圧の小さい転送チヤネルにより多
くのバイアス電荷が注入されるように３つの可変
抵抗８３ａ，８３ｂ，８３ｃを調整すれば、各転
送チヤネルの暗電流、転送効率のばらつきや、出
力部での結合容量の違いによつて生じる各転送チ
ヤネルの出力電圧のばらつきが補正される。
以下同様に、複数チヤネル構造を有する電荷結
合素子においても、電荷入力部のいずれか一つの
入力ゲート電極を転送チヤネルに等しい数だけ電
荷転送方向に分割し、分割されたそれぞれの入力
ゲート電極に適切な直流バイアスを印加すること
によつて、上記の場合とまつたく同様な効果が得
られる。
合素子においても、電荷入力部のいずれか一つの
入力ゲート電極を転送チヤネルに等しい数だけ電
荷転送方向に分割し、分割されたそれぞれの入力
ゲート電極に適切な直流バイアスを印加すること
によつて、上記の場合とまつたく同様な効果が得
られる。
以上説明したように本発明によれば、転送チヤ
ネルごとに適切なバイアス電荷を注入することに
よつて、各転送チヤネルでの暗電流、転送効率の
違いによつて生じる出力電圧のばらつきや、出力
部での結合容量の違いによつて生じる出力電圧の
ばらつきが補正できるような複数チヤネル型電荷
結合素子が得られる。
ネルごとに適切なバイアス電荷を注入することに
よつて、各転送チヤネルでの暗電流、転送効率の
違いによつて生じる出力電圧のばらつきや、出力
部での結合容量の違いによつて生じる出力電圧の
ばらつきが補正できるような複数チヤネル型電荷
結合素子が得られる。
第１図は従来のデユアルチヤネル型電荷結合素
子、第２図は第１図の出力部の説明図、第３図は
第１図のデユアルチヤネル型電荷結合素子に印加
される転送パルスとその出力波形、第４図は本発
明をデユアルチヤネル型電荷結合素子に応用した
一実施例を示すための図、第５図は第４図の入力
ゲート電極に印加される直流バイアスと転送チヤ
ネルに注入される電荷量の関係を説明するための
図、第６図は第４図のデユアルチヤネル型電荷結
合素子の出力信号波形、第７図は第４図の他の実
施例を説明するための図、第８図は本発明を三列
転送チヤネル型電荷結合素子に応用した例を示す
ための図である。図において、 １１……インプツトダイオード、１２，１３，
４１ａ，４１ｂ，７１ａ，７１ｂ，８１ａ，８１
ｂ，８１ｃ……入力ゲート電極、１４……スイツ
チングゲート電極、１５……浮遊拡散層、１６…
…出力アンプ、１７……転送チヤネルＡの第１電
極、１８……転送チヤネルＢの第１電極、２１…
…転送チヤネルＡの最終電極、２２……転送チヤ
ネルＢの最終電極、２３……出力端子、４２……
チヤネルストツパー、４３……電圧源、４４，８
３ａ，８３ｂ，８３ｃ……可変抵抗、４５，４６
……入力ゲート電極１３下の電荷蓄積領域、８２
……転送チヤネルＣの第１電極、φ1，φ2，φ3…
…転送パルス、C1，C2，C3，C1′，C2′，C3′……
結合容量。
子、第２図は第１図の出力部の説明図、第３図は
第１図のデユアルチヤネル型電荷結合素子に印加
される転送パルスとその出力波形、第４図は本発
明をデユアルチヤネル型電荷結合素子に応用した
一実施例を示すための図、第５図は第４図の入力
ゲート電極に印加される直流バイアスと転送チヤ
ネルに注入される電荷量の関係を説明するための
図、第６図は第４図のデユアルチヤネル型電荷結
合素子の出力信号波形、第７図は第４図の他の実
施例を説明するための図、第８図は本発明を三列
転送チヤネル型電荷結合素子に応用した例を示す
ための図である。図において、 １１……インプツトダイオード、１２，１３，
４１ａ，４１ｂ，７１ａ，７１ｂ，８１ａ，８１
ｂ，８１ｃ……入力ゲート電極、１４……スイツ
チングゲート電極、１５……浮遊拡散層、１６…
…出力アンプ、１７……転送チヤネルＡの第１電
極、１８……転送チヤネルＢの第１電極、２１…
…転送チヤネルＡの最終電極、２２……転送チヤ
ネルＢの最終電極、２３……出力端子、４２……
チヤネルストツパー、４３……電圧源、４４，８
３ａ，８３ｂ，８３ｃ……可変抵抗、４５，４６
……入力ゲート電極１３下の電荷蓄積領域、８２
……転送チヤネルＣの第１電極、φ1，φ2，φ3…
…転送パルス、C1，C2，C3，C1′，C2′，C3′……
結合容量。
Claims (1)
- １ インプツトダイオードと第１および第２の入
力ゲート電極とスイツチングゲート電極とで構成
された電荷入力部と、該電荷入力部からの信号電
荷を複数列に分けてそれぞれ位相の異なる転送パ
ルスで転送する電荷転送チヤネルと、該複数列の
電荷転送チヤネルからの信号電荷を合成出力する
電荷出力部とを有する電荷結合素子において、前
記第１および第２の入力ゲート電極のうちいずれ
か一方を前記複数列の電荷転送チヤネルのそれぞ
れに対応して独立な電気信号が印加されるように
分割し、これら分割された入力ゲート電極のそれ
ぞれに前記複数列の電荷転送チヤネルからの信号
出力電圧のばらつきが補正されるようなそれぞれ
異なる直流バイアス電圧を印加することを特徴と
する電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10353378A JPS5529191A (en) | 1978-08-24 | 1978-08-24 | Charge coupld element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10353378A JPS5529191A (en) | 1978-08-24 | 1978-08-24 | Charge coupld element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5529191A JPS5529191A (en) | 1980-03-01 |
| JPS6316910B2 true JPS6316910B2 (ja) | 1988-04-11 |
Family
ID=14356502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10353378A Granted JPS5529191A (en) | 1978-08-24 | 1978-08-24 | Charge coupld element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5529191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293214A (ja) * | 1988-05-20 | 1989-11-27 | Kayaba Ind Co Ltd | 姿勢制御装置 |
| JPH0456504U (ja) * | 1990-09-21 | 1992-05-14 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345182A (en) * | 1976-10-05 | 1978-04-22 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| CA1105139A (en) * | 1976-12-08 | 1981-07-14 | Ronald E. Crochiere | Charge transfer device having linear differential charge-splitting input |
-
1978
- 1978-08-24 JP JP10353378A patent/JPS5529191A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293214A (ja) * | 1988-05-20 | 1989-11-27 | Kayaba Ind Co Ltd | 姿勢制御装置 |
| JPH0456504U (ja) * | 1990-09-21 | 1992-05-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5529191A (en) | 1980-03-01 |
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