JPS63170971U - - Google Patents
Info
- Publication number
- JPS63170971U JPS63170971U JP6244387U JP6244387U JPS63170971U JP S63170971 U JPS63170971 U JP S63170971U JP 6244387 U JP6244387 U JP 6244387U JP 6244387 U JP6244387 U JP 6244387U JP S63170971 U JPS63170971 U JP S63170971U
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit package
- mounting
- perspective
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
第１図は、本考案による集積回路用パツケージ
の一実施例を示す斜視図、第２図は、本考案によ
る集積回路用パツケージの一実施例を示す斜視図
、第３図は、本考案による集積回路用パツケージ
の他の実施例を示す斜視図、第４図は、本考案に
よる集積回路用パツケージの他の実施例を示す斜
視図、第５図は、従来の集積回路用パツケージを
用いたプリント配線基板を示す斜視図である。 １……集積回路用パツケージ、２……リード線
、３……リード引出し線、４……メインキヤビテ
イ、５……サブキヤビテイ、６……サブキヤビテ
イ、７……サブキヤビテイ、８……サブキヤビテ
イ、１０……ボンデイング用電極部、１１……ボ
ンデイングパツド、１２……ボンデイングワイヤ
、１３……集積回路チツプ、１４……プリント配
線配線基板、１６……プルアツプ抵抗、１７……
バイパスコンデンサ、１８……バイパスコンデン
サ、１９……プルアツプ抵抗。
の一実施例を示す斜視図、第２図は、本考案によ
る集積回路用パツケージの一実施例を示す斜視図
、第３図は、本考案による集積回路用パツケージ
の他の実施例を示す斜視図、第４図は、本考案に
よる集積回路用パツケージの他の実施例を示す斜
視図、第５図は、従来の集積回路用パツケージを
用いたプリント配線基板を示す斜視図である。 １……集積回路用パツケージ、２……リード線
、３……リード引出し線、４……メインキヤビテ
イ、５……サブキヤビテイ、６……サブキヤビテ
イ、７……サブキヤビテイ、８……サブキヤビテ
イ、１０……ボンデイング用電極部、１１……ボ
ンデイングパツド、１２……ボンデイングワイヤ
、１３……集積回路チツプ、１４……プリント配
線配線基板、１６……プルアツプ抵抗、１７……
バイパスコンデンサ、１８……バイパスコンデン
サ、１９……プルアツプ抵抗。
Claims (1)
- 集積回路チツプを実装する集積回路用パツケー
ジにおいて、前記集積回路用パツケージ内に前記
集積回路チツプをマウントするメインキヤビテイ
と、デイスクリート部品をマウントするサブキヤ
ビテイを有することを特徴とする集積回路用パツ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6244387U JPS63170971U (ja) | 1987-04-24 | 1987-04-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6244387U JPS63170971U (ja) | 1987-04-24 | 1987-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63170971U true JPS63170971U (ja) | 1988-11-07 |
Family
ID=30896729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6244387U Pending JPS63170971U (ja) | 1987-04-24 | 1987-04-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63170971U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924506B2 (en) | 1993-05-26 | 2005-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having channel formation region comprising silicon and containing a group IV element |
-
1987
- 1987-04-24 JP JP6244387U patent/JPS63170971U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924506B2 (en) | 1993-05-26 | 2005-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having channel formation region comprising silicon and containing a group IV element |