JPS6317190B2 - - Google Patents
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- Publication number
- JPS6317190B2 JPS6317190B2 JP55010299A JP1029980A JPS6317190B2 JP S6317190 B2 JPS6317190 B2 JP S6317190B2 JP 55010299 A JP55010299 A JP 55010299A JP 1029980 A JP1029980 A JP 1029980A JP S6317190 B2 JPS6317190 B2 JP S6317190B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- power supply
- defective
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は、試料の２個もしくはそれ以上の同時
並列測定（以下マルチ測定という）において、フ
アースト・フエイル・ストツプ機能が可能となる
半導体集積回路試験評価装置（以下ICテスタと
いう）に関するものである。
並列測定（以下マルチ測定という）において、フ
アースト・フエイル・ストツプ機能が可能となる
半導体集積回路試験評価装置（以下ICテスタと
いう）に関するものである。
一般に半導体集積回路（以下ICという）の評
価試験においては、直流特性試験（以下DCテス
トという）、機能試験及び交流特性試験（以下AC
テストという）等が、ありこれらの各試験項目に
おいて、前記ICテスタの電源回路や駆動回路を
保護するためあるいは試験時間の短縮化を図るた
めに、不良が発生した以後の試験は行わず、フア
ースト・フエイル・ストツプとする方法が用いら
れる。
価試験においては、直流特性試験（以下DCテス
トという）、機能試験及び交流特性試験（以下AC
テストという）等が、ありこれらの各試験項目に
おいて、前記ICテスタの電源回路や駆動回路を
保護するためあるいは試験時間の短縮化を図るた
めに、不良が発生した以後の試験は行わず、フア
ースト・フエイル・ストツプとする方法が用いら
れる。
このフアースト・フエイル・ストツプは、前記
試験項目の機能試験においては、パターン走行中
不良が検出された時点で以後のパターン走行を中
断し、次の試験項目へと進む（以下NGPモード
という）ものと、各試験単位において（本機能試
験では全パターン走行終了までを試験単位とい
う）不良が検出された時点で被試験体の評価試験
を終了とする（以下NGSモードという）２つの
モードにより構成され、DCテストあるいはACテ
スト等においては、NGSモードのみでフアース
ト・フエイル・ストツプとしている。
試験項目の機能試験においては、パターン走行中
不良が検出された時点で以後のパターン走行を中
断し、次の試験項目へと進む（以下NGPモード
という）ものと、各試験単位において（本機能試
験では全パターン走行終了までを試験単位とい
う）不良が検出された時点で被試験体の評価試験
を終了とする（以下NGSモードという）２つの
モードにより構成され、DCテストあるいはACテ
スト等においては、NGSモードのみでフアース
ト・フエイル・ストツプとしている。
前記フアースト・フエイル・ストツプは被試験
体が１個の場合（以下シングル測定という）は、
一般的に良く使用されている。
体が１個の場合（以下シングル測定という）は、
一般的に良く使用されている。
一般的にシングル測定やマルチ測定が可能な
ICテスタは、被試験体の入力端子が、被試験体
内部で電源に接続されているもの、あるいはグラ
ンドに接続されているもの等の不良の被試験体を
無差別に試験しなくてはならないためにその保護
が十分でなくてはならない。
ICテスタは、被試験体の入力端子が、被試験体
内部で電源に接続されているもの、あるいはグラ
ンドに接続されているもの等の不良の被試験体を
無差別に試験しなくてはならないためにその保護
が十分でなくてはならない。
前記シングル測定においてはフアースト・フエ
イル・ストツプ機能によりその保護がなされてい
るが、前記マルチ測定が可能なICテスタは２個
以上の特性状態の異なる被試験体を同時に測定す
るため、被試験体が不良である側の電源回路や、
駆動回路に対して保護が十分でなくてはならな
い。
イル・ストツプ機能によりその保護がなされてい
るが、前記マルチ測定が可能なICテスタは２個
以上の特性状態の異なる被試験体を同時に測定す
るため、被試験体が不良である側の電源回路や、
駆動回路に対して保護が十分でなくてはならな
い。
しかし、従来のICテスタのマルチ測定におい
ては、例えば２個のマルチ測定においてフアース
ト・フエイル・ストツプ機能がないために、測定
中の２個の被試験体に対してどちらか一方あるい
は両方の被試験体の不良が検出されたとしても、
全項目試験終了まで電源および駆動パルスが印加
されるために、不良である被試験体によつては、
過電流が流れたりあるいは過電圧状態になり、そ
のためICテスタの構成部品、特に電源回路及び
駆動回路の部品の劣化を早め故障の原因となつて
た。
ては、例えば２個のマルチ測定においてフアース
ト・フエイル・ストツプ機能がないために、測定
中の２個の被試験体に対してどちらか一方あるい
は両方の被試験体の不良が検出されたとしても、
全項目試験終了まで電源および駆動パルスが印加
されるために、不良である被試験体によつては、
過電流が流れたりあるいは過電圧状態になり、そ
のためICテスタの構成部品、特に電源回路及び
駆動回路の部品の劣化を早め故障の原因となつて
た。
更に、ICテスタ以外の構成部品、特にウエハ
ー測定において、過電流等によりプローブ・カー
ド上の針が酸化し、接触不良をひきおこし、ひい
ては良品の試料を不良品にする原因となつてい
た。
ー測定において、過電流等によりプローブ・カー
ド上の針が酸化し、接触不良をひきおこし、ひい
ては良品の試料を不良品にする原因となつてい
た。
第１図は、従来の半導体集積回路評価試験装置
の１例の回路図である。
の１例の回路図である。
この試験装置は被試験体２個を同時並列に測定
することのできるマルチ測定可能な装置である。
被試験体１３に対しては、電源回路１により電圧
が全項目試験終了まで印加される。
することのできるマルチ測定可能な装置である。
被試験体１３に対しては、電源回路１により電圧
が全項目試験終了まで印加される。
まづ、試験項目が機能試験の場合はリレー１１
を閉じリレー１２を開くことにより、機能試験ル
ープが構成され、パターン・メモリ４とＩ／Ｏメ
モリ５の情報により駆動制御回路７で論理“１”
か“０”を判断し、更に入力状態（Ｉモード）か
出力状態（Ｏモード）かを判断することにより、
駆動回路８から入力データ・レベル電源３で、指
定された電圧を被試験体１３へ供給することによ
り前記試料１３の出力は比較回路１０へ入力さ
れ、出力データ・レベル電源２と比較され、比較
制御回路９へ入力される。
を閉じリレー１２を開くことにより、機能試験ル
ープが構成され、パターン・メモリ４とＩ／Ｏメ
モリ５の情報により駆動制御回路７で論理“１”
か“０”を判断し、更に入力状態（Ｉモード）か
出力状態（Ｏモード）かを判断することにより、
駆動回路８から入力データ・レベル電源３で、指
定された電圧を被試験体１３へ供給することによ
り前記試料１３の出力は比較回路１０へ入力さ
れ、出力データ・レベル電源２と比較され、比較
制御回路９へ入力される。
比較制御回路９ではパターン・メモリ４の期待
パターンとマスク・メモリ６からの出力の判定
（Care）／非判定（Don′t Care）情報により良、
不良の判定を行い、その結果をテスト・エンド制
御回路１４へ伝達し、たとえ不良があつたとして
も、パターン・エンドを検出するまで全パターン
を測定し、次の試験項目へと進む。
パターンとマスク・メモリ６からの出力の判定
（Care）／非判定（Don′t Care）情報により良、
不良の判定を行い、その結果をテスト・エンド制
御回路１４へ伝達し、たとえ不良があつたとして
も、パターン・エンドを検出するまで全パターン
を測定し、次の試験項目へと進む。
更に、CDテストの場合も同様に、機能試験で
使用されるリレー１１が開かれ、リレー１２を閉
じることによりDCテスト・ループが構成され、
DC測定器１５により電流印加電圧測定（以下
IFMという）、電圧印加電流測定（以下VFMと
いう）や電圧測定（以下VMという）が行われ、
たとえ不良が発生しても全項目試験終了まで、測
定が経続される。従つて、不良の被試験体側の電
源回路１や駆動回路８の互いの短絡やグランドと
の短絡等に対しなんら保護されていない欠点があ
つた。
使用されるリレー１１が開かれ、リレー１２を閉
じることによりDCテスト・ループが構成され、
DC測定器１５により電流印加電圧測定（以下
IFMという）、電圧印加電流測定（以下VFMと
いう）や電圧測定（以下VMという）が行われ、
たとえ不良が発生しても全項目試験終了まで、測
定が経続される。従つて、不良の被試験体側の電
源回路１や駆動回路８の互いの短絡やグランドと
の短絡等に対しなんら保護されていない欠点があ
つた。
また、不良の被試験体の状態によつては過電流
が流れたり、過電圧状態になり、そのためICテ
スタの構成部品の劣化を早め、ICテストの故障
の原因となるなどの欠点があつた。
が流れたり、過電圧状態になり、そのためICテ
スタの構成部品の劣化を早め、ICテストの故障
の原因となるなどの欠点があつた。
更にまた、ウエハー測定においては上記過電流
等により、プローブ・カード上の針を酸化し、接
触不良を起すなどの欠点があつた。
等により、プローブ・カード上の針を酸化し、接
触不良を起すなどの欠点があつた。
本発明は上記欠点を除き、フアースト・フエイ
ル・ストツプ機能を付加することによつて、マル
チ測定における試験装置を保護し、試験時間の短
縮をはかれる半導体集積回路試験評価装置を提供
するものである。
ル・ストツプ機能を付加することによつて、マル
チ測定における試験装置を保護し、試験時間の短
縮をはかれる半導体集積回路試験評価装置を提供
するものである。
本発明は、その目的を達成するため、被試験体
の判定結果である判定信号とフアースト・フエイ
ル・ストツプ機能の指定信号とから各々独立に被
試験体のインヒビツト信号を作りだすことにより
不良の被試験体に対してのみ電源をオープンと
し、更に駆動回路を出力モードとすることによ
り、被試験体の入力ピンに対して、すべて高イン
ピーダンス状態となり、過電流および過電圧に対
する前記電源回路、駆動回路および、プローブ・
カード上の針に対して保護すると共に被試験体
が、２個共に同時あるいは時間を前後して不良と
なつた場合に全項目試験終了前に測定を止めるこ
とにより試験時間の短縮化をはかるものである。
の判定結果である判定信号とフアースト・フエイ
ル・ストツプ機能の指定信号とから各々独立に被
試験体のインヒビツト信号を作りだすことにより
不良の被試験体に対してのみ電源をオープンと
し、更に駆動回路を出力モードとすることによ
り、被試験体の入力ピンに対して、すべて高イン
ピーダンス状態となり、過電流および過電圧に対
する前記電源回路、駆動回路および、プローブ・
カード上の針に対して保護すると共に被試験体
が、２個共に同時あるいは時間を前後して不良と
なつた場合に全項目試験終了前に測定を止めるこ
とにより試験時間の短縮化をはかるものである。
本発明は、２個以上の被試験体を同時並列測定
する半導体集積回路試験評価装置において、前記
被試験体の出力波形と基準電源及びパターン発生
器による期待波形とを比較判定する機能試験手段
と、該機能試験による判定信号を直流特性試験及
び交流特性試験において各々独立に２系統以上の
判定信号に分割する手段と、分割された判定信号
によつて、不良と判定された被試験体に対しての
み、前記試験評価装置の電源回路及び駆動回路の
出力状態を高インピーダンスにする手段と、他の
被試験体は試験を続行できる手段とを具備するこ
とを特徴とする。
する半導体集積回路試験評価装置において、前記
被試験体の出力波形と基準電源及びパターン発生
器による期待波形とを比較判定する機能試験手段
と、該機能試験による判定信号を直流特性試験及
び交流特性試験において各々独立に２系統以上の
判定信号に分割する手段と、分割された判定信号
によつて、不良と判定された被試験体に対しての
み、前記試験評価装置の電源回路及び駆動回路の
出力状態を高インピーダンスにする手段と、他の
被試験体は試験を続行できる手段とを具備するこ
とを特徴とする。
本発明を実施例により説明する。
第２図は本発明の１実施例の半導体集積回路試
験評価装置の回路図である。
験評価装置の回路図である。
１乃至１５までは従来と全く同じ構成要素であ
り、１６はフアースト・フエイル・ストツプ制御
回路、１７は論理オア・ゲート、１８はフアース
ト・フエイル・ストツプ信号である。
り、１６はフアースト・フエイル・ストツプ制御
回路、１７は論理オア・ゲート、１８はフアース
ト・フエイル・ストツプ信号である。
まず、フアースト・フエイル・ストツプ信号１
８によりフアースト・フエイル・ストツプ・機能
を認識すると、機能試験の判定結果である比較制
御回路９の判定信号やDCテストの判定結果であ
るDC測定器１５の判定信号をフアースト・フエ
イル・ストツプ制御回路１６で２系統のインヒビ
ツト信号に分割することにより、不良の被試験体
１３に接続されている電源回路１を全項目試験終
了まで開放とする。駆動制御回路７の出力信号で
あるＩ／０信号と前記インヒビツト信号を論理オ
ア・ゲート１７でオアをとることにより機能試験
中に不良が発生したら駆動回路８の入力モードを
直ちに次のパターンから全項目試験終了まで、出
力モードとすることにより不良の側の駆動回路８
を高インピーダンスとすることが可能となり、更
にDCテスト中に不良が発生しても、不良の側の
DC測定系でIFM、VFM、VM等のDCテストを
試験終了まで行わないようにする。
８によりフアースト・フエイル・ストツプ・機能
を認識すると、機能試験の判定結果である比較制
御回路９の判定信号やDCテストの判定結果であ
るDC測定器１５の判定信号をフアースト・フエ
イル・ストツプ制御回路１６で２系統のインヒビ
ツト信号に分割することにより、不良の被試験体
１３に接続されている電源回路１を全項目試験終
了まで開放とする。駆動制御回路７の出力信号で
あるＩ／０信号と前記インヒビツト信号を論理オ
ア・ゲート１７でオアをとることにより機能試験
中に不良が発生したら駆動回路８の入力モードを
直ちに次のパターンから全項目試験終了まで、出
力モードとすることにより不良の側の駆動回路８
を高インピーダンスとすることが可能となり、更
にDCテスト中に不良が発生しても、不良の側の
DC測定系でIFM、VFM、VM等のDCテストを
試験終了まで行わないようにする。
また、時間を同時あるいは前後して２個の被試
験体１３が共に不良となつた場合は、フアース
ト・フエイル・制御回路１６により全項目試験終
了とする。
験体１３が共に不良となつた場合は、フアース
ト・フエイル・制御回路１６により全項目試験終
了とする。
以上詳細に説明したように、本発明によれば、
マルチ測定を行う半導体集積回路試験評価装置に
フアースト・フエイル・ストツプ機能を付したこ
とにより、不良の被試験体側の装置の電源回路や
駆動回路を保護し、かつ試験時間を短縮できるの
でその効果は大きい。
マルチ測定を行う半導体集積回路試験評価装置に
フアースト・フエイル・ストツプ機能を付したこ
とにより、不良の被試験体側の装置の電源回路や
駆動回路を保護し、かつ試験時間を短縮できるの
でその効果は大きい。
第１図は従来の半導体集積回路試験評価装置の
１例の回路図、第２図は本発明の１実施例の半導
体集積回路試験評価装置の回路図である。 １……電源回路、２……出力データ・レベル電
源、３……入力データ・レベル電源、４……パタ
ーン・メモリ、５……Ｉ／Ｏメモリ、６……マス
ク・メモリ、７……駆動制御回路、８……駆動回
路、９……比較制御回路、１０……比較回路、１
１……リレー、１２……リレー、１３……被試験
体、１４……テスト・エンド制御回路、１５……
DC測定器、１６……フアースト・フエイル・ス
トツプ制御回路、１７……論理オア・ゲート、１
８……フアースト・フエイル信号。
１例の回路図、第２図は本発明の１実施例の半導
体集積回路試験評価装置の回路図である。 １……電源回路、２……出力データ・レベル電
源、３……入力データ・レベル電源、４……パタ
ーン・メモリ、５……Ｉ／Ｏメモリ、６……マス
ク・メモリ、７……駆動制御回路、８……駆動回
路、９……比較制御回路、１０……比較回路、１
１……リレー、１２……リレー、１３……被試験
体、１４……テスト・エンド制御回路、１５……
DC測定器、１６……フアースト・フエイル・ス
トツプ制御回路、１７……論理オア・ゲート、１
８……フアースト・フエイル信号。
Claims (1)
- １ ２個以上の被試験体を同時並列測定する半導
体集積回路試験評価装置において、前記被試験体
の出力波形と基準電源及びパターン発生器により
期待波形とを比較判定する機能試験手段と、該機
能試験により判定信号を直流特性試験及び交流特
性試験において各々独立に２系統以上の判定信号
に分割する手段と、分割された判定信号によつ
て、不良と判定された被試験体に対してのみ、前
記試験評価装置の電源回路及び駆動回路の出力状
態を高インピーダンスにする手段と、他の被試験
体は試験を続行できる手段とを有することを特徴
とする半導体集積回路試験評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029980A JPS56107174A (en) | 1980-01-31 | 1980-01-31 | Test evaluation device for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029980A JPS56107174A (en) | 1980-01-31 | 1980-01-31 | Test evaluation device for semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56107174A JPS56107174A (en) | 1981-08-25 |
| JPS6317190B2 true JPS6317190B2 (ja) | 1988-04-12 |
Family
ID=11746378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029980A Granted JPS56107174A (en) | 1980-01-31 | 1980-01-31 | Test evaluation device for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56107174A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228177A (ja) * | 1983-06-10 | 1984-12-21 | Hitachi Electronics Eng Co Ltd | Ｉｃテスタのｄｃ測定機能付きテストヘツド |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098677A (ja) * | 1973-12-30 | 1975-08-05 | ||
| JPS6021356B2 (ja) * | 1977-07-18 | 1985-05-27 | 九州日本電気株式会社 | 集積回路の測定装置 |
-
1980
- 1980-01-31 JP JP1029980A patent/JPS56107174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56107174A (en) | 1981-08-25 |
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