JPS63172455A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63172455A JPS63172455A JP62003614A JP361487A JPS63172455A JP S63172455 A JPS63172455 A JP S63172455A JP 62003614 A JP62003614 A JP 62003614A JP 361487 A JP361487 A JP 361487A JP S63172455 A JPS63172455 A JP S63172455A
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- JP
- Japan
- Prior art keywords
- groove
- trench
- memory cells
- memory cell
- isolating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、トレンチメモリセルからなる半導体記憶装
置に関するものである。
置に関するものである。
［従来の技術］
第２Ａ図は、折返しビット線方式用に配置された従来の
トレンチメモリセル（溝掘り形メモリセル）からなるＭ
ＯＳダイナミックＲＡＭの平面図であり、第２Ｂ図は第
２Ａ図のＸ−Ｙ線断面図である。
トレンチメモリセル（溝掘り形メモリセル）からなるＭ
ＯＳダイナミックＲＡＭの平面図であり、第２Ｂ図は第
２Ａ図のＸ−Ｙ線断面図である。
このトレンチメモリセルは、例えば、１９８４年のＩｎ
ｔｅｒｎａｔｌｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ’ ８４）の講演番号
９．６において提示されたものである。
ｔｅｒｎａｔｌｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ’ ８４）の講演番号
９．６において提示されたものである。
図において、ｐ形半導体基板１の表面に複数のメモリセ
ル２が形成されており、各メモリセル２間には分離用酸
化膜３が形成されている。各メモリセル２は、電荷が蓄
えられる電荷蓄積領域４、トランスファゲート領域５、
およびビット線ＢＬにつながるｎ形の不純物拡散領域δ
から構成されている。前記電荷蓄積領域４は、半導体基
板１の表面に溝部８（第２Ａ図においては太い実線で囲
まれた領域）を形成し、この溝部８の底面部およ ・
・び側面部にｎ＋十層１を形成し、さらにこのｎ中層４
１の上部にポリシリコンよりなるセルプレート４２を配
したものであり、前記ｎ中層４１に電荷が蓄えられる。
ル２が形成されており、各メモリセル２間には分離用酸
化膜３が形成されている。各メモリセル２は、電荷が蓄
えられる電荷蓄積領域４、トランスファゲート領域５、
およびビット線ＢＬにつながるｎ形の不純物拡散領域δ
から構成されている。前記電荷蓄積領域４は、半導体基
板１の表面に溝部８（第２Ａ図においては太い実線で囲
まれた領域）を形成し、この溝部８の底面部およ ・
・び側面部にｎ＋十層１を形成し、さらにこのｎ中層４
１の上部にポリシリコンよりなるセルプレート４２を配
したものであり、前記ｎ中層４１に電荷が蓄えられる。
前記トランスファゲート領域５は、不純物拡散領域６と
、溝部８内のｎ中層４１との間のチャネル領域５１上に
ポリシリコンよりなるワード線ＷＬが配されたもので、
このワード線ＷＬに所定の電位が加えられると、前記チ
ャネル領域５１に反転層が形成され、ビット線ＢＬの情
報がチャネル領域５１を介して前記電荷蓄積領域４に転
送される。
、溝部８内のｎ中層４１との間のチャネル領域５１上に
ポリシリコンよりなるワード線ＷＬが配されたもので、
このワード線ＷＬに所定の電位が加えられると、前記チ
ャネル領域５１に反転層が形成され、ビット線ＢＬの情
報がチャネル領域５１を介して前記電荷蓄積領域４に転
送される。
このようにして、溝部８内に電荷蓄積容量（ｎ１層４１
とセルプレート４２間の容量）を設けることにより、小
面積で大きな電荷蓄積容量が得られ、集積度が大きくな
り、また、α線等のソフトエラー、その他のノイズ等に
も強い大写ｆｆ１ＭＯｓダイナミックＲＡＭが実現され
る。
とセルプレート４２間の容量）を設けることにより、小
面積で大きな電荷蓄積容量が得られ、集積度が大きくな
り、また、α線等のソフトエラー、その他のノイズ等に
も強い大写ｆｆ１ＭＯｓダイナミックＲＡＭが実現され
る。
［発明が解決しようとする問題点］
上記の従来のトレンチメモリセルからなるＭＯＳダイナ
ミックＲＡＭにおいては、通常、ｐ形の半導体基板１は
負電位（約−３Ｖ）に設定されており、また、電荷蓄積
ノードとなるｎ＋十層１にはｒｌＪ、ｒＯＪの情報に対
応して約５ｖまたは約Ｏｖの電位が与えられる。
ミックＲＡＭにおいては、通常、ｐ形の半導体基板１は
負電位（約−３Ｖ）に設定されており、また、電荷蓄積
ノードとなるｎ＋十層１にはｒｌＪ、ｒＯＪの情報に対
応して約５ｖまたは約Ｏｖの電位が与えられる。
第３図は、第２Ｂ図に示された隣接する２つのメモリセ
ルの溝部の拡大断面図である。
ルの溝部の拡大断面図である。
第３図において、たとえば、一方のメモリセル２ａの溝
部８ａ内のｎ＋十層１ａがＯｖとなり、他方のメモリセ
ル２ｂの溝部８ｂ内のｎ中層４１ｂが５ｖとなった場合
、ｎ中層４１ａおよびｎ＋十層１ｂの半導体基板１側に
空乏領域９ａ、９ｂが形成される。
部８ａ内のｎ＋十層１ａがＯｖとなり、他方のメモリセ
ル２ｂの溝部８ｂ内のｎ中層４１ｂが５ｖとなった場合
、ｎ中層４１ａおよびｎ＋十層１ｂの半導体基板１側に
空乏領域９ａ、９ｂが形成される。
したがって、隣接する溝部１１ａ、１３ｂを接近させて
形成すると、前記空乏領域９ａ、９ｂが接触してしまい
、メモリセル２ａ、２ｂ間にパンチスルーが生じること
になる。
形成すると、前記空乏領域９ａ、９ｂが接触してしまい
、メモリセル２ａ、２ｂ間にパンチスルーが生じること
になる。
このため、隣接する溝部８ａと溝部８ｂの間隔ａ、ｂ（
第２Ａ図参照）を短くできず、高集積化に対して大きな
障害となっていた。
第２Ａ図参照）を短くできず、高集積化に対して大きな
障害となっていた。
これを回避するために、高濃度ｐウェル中にトレンチメ
モリセルを形成して空乏領域９ａ、９ｂの拡がりを抑え
る方法や、エピタキシャル基板を用いる方法などが提案
されているが、高濃度のウェルはメモリセルと半導体基
板とのプレークダウーン電圧を下げてしまい、またエピ
タキシャル基板は高価であるという欠点がある。
モリセルを形成して空乏領域９ａ、９ｂの拡がりを抑え
る方法や、エピタキシャル基板を用いる方法などが提案
されているが、高濃度のウェルはメモリセルと半導体基
板とのプレークダウーン電圧を下げてしまい、またエピ
タキシャル基板は高価であるという欠点がある。
この発明は上記のような問題点を解消するためになされ
たもので、半導体基板の不純物濃度を濃くせず、またエ
ピタキシャル基板を用いることなく、トレンチメモリセ
ル間のパンチスルーを抑え、高集積化を可能とする半導
体記憶装置を得ることを目的とする。
たもので、半導体基板の不純物濃度を濃くせず、またエ
ピタキシャル基板を用いることなく、トレンチメモリセ
ル間のパンチスルーを抑え、高集積化を可能とする半導
体記憶装置を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、隣接するトレンチメ
モリセルの溝部と溝部間における分離領域にもそれらの
溝部と一体化した分離用の溝部を形成し、かつ、その分
離用の溝部の内面に絶縁膜を形成し、隣接する溝部内に
それぞれ形成された電荷蓄積領域をその絶縁膜により互
いに分離したものである。
モリセルの溝部と溝部間における分離領域にもそれらの
溝部と一体化した分離用の溝部を形成し、かつ、その分
離用の溝部の内面に絶縁膜を形成し、隣接する溝部内に
それぞれ形成された電荷蓄積領域をその絶縁膜により互
いに分離したものである。
［作用］
この発明に係る半導体記憶装置においては、隣接するメ
モリセルの溝部間の分離領域には、隣接する溝部どうし
を連結する分離用の溝部が形成されている。そして、隣
接する溝部内に形成された電荷蓄積領域は、前記分離用
の溝部内に形成された絶縁膜によって互いに分離されて
いる。すなわち、隣接する溝部の底面部に形成された電
荷蓄積領域どうしは、それらの溝部間を連結する分離用
の溝部の底面部に形成された絶縁膜によって分離されて
いる。また、隣接する溝部の側面部に形成された電荷蓄
積領域どうしは、それらの溝部間を連結する分離用の溝
部の側面部に形成された絶縁膜によって分離されている
。
モリセルの溝部間の分離領域には、隣接する溝部どうし
を連結する分離用の溝部が形成されている。そして、隣
接する溝部内に形成された電荷蓄積領域は、前記分離用
の溝部内に形成された絶縁膜によって互いに分離されて
いる。すなわち、隣接する溝部の底面部に形成された電
荷蓄積領域どうしは、それらの溝部間を連結する分離用
の溝部の底面部に形成された絶縁膜によって分離されて
いる。また、隣接する溝部の側面部に形成された電荷蓄
積領域どうしは、それらの溝部間を連結する分離用の溝
部の側面部に形成された絶縁膜によって分離されている
。
隣接する溝部の底面部に形成された電荷蓄積領域は両方
とも同一平面上にあり、また、隣接する溝部の底面部に
形成された電荷蓄積領域は両方とも同一平面上にあるた
め、それらの電荷蓄積領域の半導体基板側に形成される
空乏領域もそれぞれ同一平面上にあることになる。した
がって、隣接する溝部間の間隔を狭くしても、パンチス
ルーが生じることはない。
とも同一平面上にあり、また、隣接する溝部の底面部に
形成された電荷蓄積領域は両方とも同一平面上にあるた
め、それらの電荷蓄積領域の半導体基板側に形成される
空乏領域もそれぞれ同一平面上にあることになる。した
がって、隣接する溝部間の間隔を狭くしても、パンチス
ルーが生じることはない。
［実施例］
以下、この発明の一実施例を図面を用いて説明する。
第１Ａ図は、折返しビット線方式用に配置された複数の
トレンチメモリセルからなるこの発明によるＭＯＳダイ
ナミックＲＡＭの平面図であり、第１Ｂ図は第１Ａ図の
Ｘ−Ｙ線断面図である。
トレンチメモリセルからなるこの発明によるＭＯＳダイ
ナミックＲＡＭの平面図であり、第１Ｂ図は第１Ａ図の
Ｘ−Ｙ線断面図である。
図において、ｐ形半導体基板１の表面に複数のメモリセ
ル２が形成されており、各メモリセル２間には分離用酸
化膜３が形成されている。各メモリセル２は、電荷が蓄
えられる電荷蓄積領域４、トランスファゲート領域５、
およびビット線ＢＬにつながるｎ形の不純物拡散領域６
から構成されている。前記電荷蓄積領域４は、半導体基
板１の表面に溝部８を形成し、この溝部８の底面部およ
び側面部にｎ＋層４１を形成し、さらにこのｎ＋層４１
の上部にポリシリコンよりなるセルプレート４２を配し
たものであり、前記ｎ＋層４１に電荷が蓄えられる。前
記トランスファゲート領域５は、不純物拡散領域６と溝
部８内のｎ÷層４１との間のチャネル領域５１上にポリ
シリコンよりなるワード線ＷＬが形成されたもので、こ
のワード線ＷＬに所定の電位が加えられると、前記チャ
ネル領域５１に反転層が形成され、ビット線ＢＬの情報
がチャネル領域５１を介して前記電荷蓄積領域４に転送
される。
ル２が形成されており、各メモリセル２間には分離用酸
化膜３が形成されている。各メモリセル２は、電荷が蓄
えられる電荷蓄積領域４、トランスファゲート領域５、
およびビット線ＢＬにつながるｎ形の不純物拡散領域６
から構成されている。前記電荷蓄積領域４は、半導体基
板１の表面に溝部８を形成し、この溝部８の底面部およ
び側面部にｎ＋層４１を形成し、さらにこのｎ＋層４１
の上部にポリシリコンよりなるセルプレート４２を配し
たものであり、前記ｎ＋層４１に電荷が蓄えられる。前
記トランスファゲート領域５は、不純物拡散領域６と溝
部８内のｎ÷層４１との間のチャネル領域５１上にポリ
シリコンよりなるワード線ＷＬが形成されたもので、こ
のワード線ＷＬに所定の電位が加えられると、前記チャ
ネル領域５１に反転層が形成され、ビット線ＢＬの情報
がチャネル領域５１を介して前記電荷蓄積領域４に転送
される。
各メモリセル２の溝部８と隣接するメモリセル２の溝部
８との間には分離用の溝部８０が形成されており、この
分離用の溝部８０により、隣接するメモリセル２，２の
溝部８．８間が連結されて、第１Ａ図において、太い実
線で示す領域が溝部となり、全体として、半導体基板１
の表面に溝部８゜８０が網目状に形成されることになる
。
８との間には分離用の溝部８０が形成されており、この
分離用の溝部８０により、隣接するメモリセル２，２の
溝部８．８間が連結されて、第１Ａ図において、太い実
線で示す領域が溝部となり、全体として、半導体基板１
の表面に溝部８゜８０が網目状に形成されることになる
。
そして、この分離用の溝部８０の底面部および側面部に
は分離用酸化膜３ａが形成されている。
は分離用酸化膜３ａが形成されている。
メモリセル２の溝部８内のｎ＋層４１は、その溝部８と
一体化した分離用の溝部８０内の絶縁膜３ａによって、
隣接するメモリセル２の溝部８内のｎ＋層４１から完全
に分離されている。すなわち、ｍｌＢ図に示すように、
隣接する溝部８．８内の底面部に形成されたｎ＋層４１
，４１は、それらの溝部８，８を連結する分離用の溝部
８０の底面部に形成された分離用酸化膜３ａによって分
離される。また同様にい隣接する溝部８，８内の側面部
に形成されたｎ＋層４１．４１は、それらの溝部８．８
を連結する分離用の溝部８０の側面部に形成された分離
用酸化膜３ａによって分離される。
一体化した分離用の溝部８０内の絶縁膜３ａによって、
隣接するメモリセル２の溝部８内のｎ＋層４１から完全
に分離されている。すなわち、ｍｌＢ図に示すように、
隣接する溝部８．８内の底面部に形成されたｎ＋層４１
，４１は、それらの溝部８，８を連結する分離用の溝部
８０の底面部に形成された分離用酸化膜３ａによって分
離される。また同様にい隣接する溝部８，８内の側面部
に形成されたｎ＋層４１．４１は、それらの溝部８．８
を連結する分離用の溝部８０の側面部に形成された分離
用酸化膜３ａによって分離される。
したがって、隣接する溝部８，８の底面部に形成された
ｎ＋層４１．ｊｌは同一平面上にあり、また隣接する溝
部８．８の側面部に形成されたｎ１層４１．４１は同一
平面上にあるため、それらのｎ＋層４１，４１の半導体
基板１側に形成される空乏領域も同一平面上にあること
になる。そのため、隣接する溝部８．８間の間隔を狭（
しても、パンチスルーが生じることはない。
ｎ＋層４１．ｊｌは同一平面上にあり、また隣接する溝
部８．８の側面部に形成されたｎ１層４１．４１は同一
平面上にあるため、それらのｎ＋層４１，４１の半導体
基板１側に形成される空乏領域も同一平面上にあること
になる。そのため、隣接する溝部８．８間の間隔を狭（
しても、パンチスルーが生じることはない。
また、高濃度のウェルを設けたり、エピタキシャル基板
を用いる必要もないので、ブレークダウン電圧が低下す
る問題も回避される。
を用いる必要もないので、ブレークダウン電圧が低下す
る問題も回避される。
したがって、半導体記憶装置の高集積化が図られる。
なお、上記実施例では、折返しビット線方式用にメモリ
セルを配置した場合を示したが、この発明は、オーブン
ビット線方式の半導体記憶装置にも適用することができ
、上記実施例と同様の効果を奏する。
セルを配置した場合を示したが、この発明は、オーブン
ビット線方式の半導体記憶装置にも適用することができ
、上記実施例と同様の効果を奏する。
［発明の効果］
以上のようにこの発明によれば、隣接するメモリセルの
溝部間のパンチスルー領域にもメモリセルの溝部と一体
化した分離用の溝部を形成し、隣接する溝部の内面に形
成された電荷蓄積領域間の分離を前記分離用の溝部の内
面に形成された絶縁膜により行なっているので、基板の
不純物濃度を濃くしたり、エピタキシャル基板を用いた
りすることなく、隣接するメモリセル間のパンチスルー
が防止され、高集積化が可能でかつ高信頼性の半導体記
憶装置が得られる。
溝部間のパンチスルー領域にもメモリセルの溝部と一体
化した分離用の溝部を形成し、隣接する溝部の内面に形
成された電荷蓄積領域間の分離を前記分離用の溝部の内
面に形成された絶縁膜により行なっているので、基板の
不純物濃度を濃くしたり、エピタキシャル基板を用いた
りすることなく、隣接するメモリセル間のパンチスルー
が防止され、高集積化が可能でかつ高信頼性の半導体記
憶装置が得られる。
第１Ａ図はこの発明の一実施例を示す平面図、第１Ｂ図
は同実施例の断面図、第２Ａ図は従来の半導体記憶装置
を示す平面図１．第２Ｂ図は第２Ａ図の半導体記憶装置
の断面図、第３図は従来の半導体記憶装置の作用を説明
するためのメモリセルの拡大断面図である。 図において、１は半導体基板、２はメモリセル、３．３
ａは分離用酸化膜、４は電荷蓄積領域、８は溝部、８０
は分離用の溝部である。 なお、各図中同一符号は同一または相当部分を示す。
は同実施例の断面図、第２Ａ図は従来の半導体記憶装置
を示す平面図１．第２Ｂ図は第２Ａ図の半導体記憶装置
の断面図、第３図は従来の半導体記憶装置の作用を説明
するためのメモリセルの拡大断面図である。 図において、１は半導体基板、２はメモリセル、３．３
ａは分離用酸化膜、４は電荷蓄積領域、８は溝部、８０
は分離用の溝部である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）複数のメモリセルが間隔を隔てて配列された半導
体記憶装置であって、 半導体基板と、 複数のメモリセルに対応して前記半導体基板上に形成さ
れた複数の溝部と、 前記溝部の内面に形成されたメモリセルの電荷蓄積領域
と、 前記複数のメモリセル間に形成された絶縁膜からなる分
離領域と、 隣接する前記溝部間における分離領域に前記溝部と一体
に形成された分離用の溝部と、 前記分離用の溝部の内面に形成された絶縁膜と、を備え
た半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003614A JPS63172455A (ja) | 1987-01-09 | 1987-01-09 | 半導体記憶装置 |
| US07/131,635 US4860070A (en) | 1987-01-09 | 1987-12-11 | Semiconductor memory device comprising trench memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003614A JPS63172455A (ja) | 1987-01-09 | 1987-01-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63172455A true JPS63172455A (ja) | 1988-07-16 |
Family
ID=11562367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003614A Pending JPS63172455A (ja) | 1987-01-09 | 1987-01-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63172455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003065476A (ja) * | 2001-08-24 | 2003-03-05 | Akao:Kk | 消防車用吸水管の端金具及び媒介金具 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972161A (ja) * | 1983-09-09 | 1984-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS6156450A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体記憶装置 |
| JPS62193274A (ja) * | 1986-02-20 | 1987-08-25 | Toshiba Corp | 半導体記憶装置とその製造方法 |
-
1987
- 1987-01-09 JP JP62003614A patent/JPS63172455A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972161A (ja) * | 1983-09-09 | 1984-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS6156450A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体記憶装置 |
| JPS62193274A (ja) * | 1986-02-20 | 1987-08-25 | Toshiba Corp | 半導体記憶装置とその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003065476A (ja) * | 2001-08-24 | 2003-03-05 | Akao:Kk | 消防車用吸水管の端金具及び媒介金具 |
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