JPS63173368A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS63173368A JPS63173368A JP668387A JP668387A JPS63173368A JP S63173368 A JPS63173368 A JP S63173368A JP 668387 A JP668387 A JP 668387A JP 668387 A JP668387 A JP 668387A JP S63173368 A JPS63173368 A JP S63173368A
- Authority
- JP
- Japan
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- oxide film
- gate oxide
- conductivity type
- drain
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタに関する。
ＭＯＳトランジスタは微細加工技術の発達に従って、従
来提案されていた「スケーリング則」にのっとった形で
な微細化が進められていた。
来提案されていた「スケーリング則」にのっとった形で
な微細化が進められていた。
上述したスケーリング則によるＭＯＳトランジスタは、
チャンネル長が１μｍあるいはそれ以下になるとホット
・エレクトロン効果と呼称される現象が生じてトランジ
スタのしきい電圧の変動やコンダクタンスの劣化が生じ
、信頼性を低下させるという問題点がある。
チャンネル長が１μｍあるいはそれ以下になるとホット
・エレクトロン効果と呼称される現象が生じてトランジ
スタのしきい電圧の変動やコンダクタンスの劣化が生じ
、信頼性を低下させるという問題点がある。
この対策としてＬＤＤ構造（Ｌｉｇｈｌｙ Ｄｏｐｅｄ
Ｄｒ。
Ｄｒ。
ｉｎ）等の提案がなされているが、この構造のＭＯＳト
ランジスタにおいてもホット・エレクトロン体制は十分
でなく、電流利得の低下が著しい等の欠点があった。
ランジスタにおいてもホット・エレクトロン体制は十分
でなく、電流利得の低下が著しい等の欠点があった。
本発明の目的は、上記欠点を除去し、ホット・エレクト
ロン耐性を有する信頼性の向上したＭＯＳトランジスタ
を提供することにある。
ロン耐性を有する信頼性の向上したＭＯＳトランジスタ
を提供することにある。
本発明のＭＯＳトランジスタは、一導電型半導体基板表
面に形成された逆導電型ソース領域及びドレイン領域と
、前記ソース領域とドレイン領域間上のゲート酸化膜を
介して形成されたゲー１へ電極とを有するＭｏ５１〜ラ
ンジスタであって、前記ソース領域及びドレイン領域は
低濃度の不純物領域とこの低濃度の不純物領域表面に形
成された高濃度の不純物領域からなり、かつ前記ゲート
酸化膜中央部の下部のチャネル形成部は、垂直方向に順
次形成された一導電型層と逆導電型層及び一導電型層と
から構成されているものである。
面に形成された逆導電型ソース領域及びドレイン領域と
、前記ソース領域とドレイン領域間上のゲート酸化膜を
介して形成されたゲー１へ電極とを有するＭｏ５１〜ラ
ンジスタであって、前記ソース領域及びドレイン領域は
低濃度の不純物領域とこの低濃度の不純物領域表面に形
成された高濃度の不純物領域からなり、かつ前記ゲート
酸化膜中央部の下部のチャネル形成部は、垂直方向に順
次形成された一導電型層と逆導電型層及び一導電型層と
から構成されているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
第１図において、ｎ型シリコン基板１０１表面には第１
のｎ型拡散層１０３が形成されており、この第１のｎ型
拡散層１０３表面には第２のｎ型拡散層１０９とｎ＋型
型数散層１１０からなるソース領域及びドレイン領域が
形成されている。そして、このソース領域及びドレイン
領域間上のゲート酸化膜１０６上には多結晶シリコンか
らなるゲート電極１０７が形成されている。そして、特
にこのグー１〜酸化膜１０６中央部の下部のチャネル形
成部は、垂直方向に第２のｎ型拡散層１０５と第１のｎ
型拡散層１０４と第１のｐ型拡散層とから構成されてい
る。
のｎ型拡散層１０３が形成されており、この第１のｎ型
拡散層１０３表面には第２のｎ型拡散層１０９とｎ＋型
型数散層１１０からなるソース領域及びドレイン領域が
形成されている。そして、このソース領域及びドレイン
領域間上のゲート酸化膜１０６上には多結晶シリコンか
らなるゲート電極１０７が形成されている。そして、特
にこのグー１〜酸化膜１０６中央部の下部のチャネル形
成部は、垂直方向に第２のｎ型拡散層１０５と第１のｎ
型拡散層１０４と第１のｐ型拡散層とから構成されてい
る。
このように構成された本実施例においては、ゲート酸化
膜１０６中央部の下部におけるチャネル形成部の不純物
濃度分布は、ゲート酸化膜界面がらシリコン基板内部へ
向ってｐ−ｎ−ｐという構成となっているため、チャネ
ルを流れ、特にドレイン近傍では、ｎ型シリコン基板１
０１側に入った所を流れる。しかがって、ドレイン近傍
で発生するホット・キャリアは、ゲート酸化膜１．０６
の界面から離れた所で発生し、更にドレイン近傍の電界
分布がゲート酸化膜１０６の界面がらキャリアを遠ざけ
る方向に働くこと等の理由でゲート酸化膜へのキャリア
の注入は抑えられる。
膜１０６中央部の下部におけるチャネル形成部の不純物
濃度分布は、ゲート酸化膜界面がらシリコン基板内部へ
向ってｐ−ｎ−ｐという構成となっているため、チャネ
ルを流れ、特にドレイン近傍では、ｎ型シリコン基板１
０１側に入った所を流れる。しかがって、ドレイン近傍
で発生するホット・キャリアは、ゲート酸化膜１．０６
の界面から離れた所で発生し、更にドレイン近傍の電界
分布がゲート酸化膜１０６の界面がらキャリアを遠ざけ
る方向に働くこと等の理由でゲート酸化膜へのキャリア
の注入は抑えられる。
まな、ソース・ドレイン領域の不純物分布がなだらかな
分布となっているため、ドレイン領域近傍の電界自体が
弱められ、ポット・エレクトロンの発生をおさえるとと
もに、電流利得の向上に役立っている。
分布となっているため、ドレイン領域近傍の電界自体が
弱められ、ポット・エレクトロンの発生をおさえるとと
もに、電流利得の向上に役立っている。
次に、本発明の一実施例の製造方法を第２図（ａ）、（
ｂ）を用いて説明する。
ｂ）を用いて説明する。
まず第２図（ａ）に示すように、ｎ型シリコン基板１０
１の不活性領域にフィールド酸化膜１゜２を０．８μｍ
の厚さに形成した後、イオン注入法により第１のｎ型拡
散層１０３．第１のｎ型拡散層１０４．第２のｎ型拡散
層１０５を順次形成した後、厚さ３００人のゲート酸化
膜１゛ｏ６を形成する。
１の不活性領域にフィールド酸化膜１゜２を０．８μｍ
の厚さに形成した後、イオン注入法により第１のｎ型拡
散層１０３．第１のｎ型拡散層１０４．第２のｎ型拡散
層１０５を順次形成した後、厚さ３００人のゲート酸化
膜１゛ｏ６を形成する。
次に、第２図（ｂ）に示ず様に、多結晶シリコンからな
るグー１〜電極１０７を形成した後、これをマスクして
第２のｎ型拡散層１０９をリンのイオン注入法で形成す
る。次に、エッチ・バック法によりゲート電極１．０７
の側面部に酸化膜からなるサイド・ウオール１０８を形
成する。引続き、＝ ５− ひ素をイオン注入法を用いて導入し、高濃度ソース・ド
レイン領域であるｎ＋型型数散層１１０形成する。
るグー１〜電極１０７を形成した後、これをマスクして
第２のｎ型拡散層１０９をリンのイオン注入法で形成す
る。次に、エッチ・バック法によりゲート電極１．０７
の側面部に酸化膜からなるサイド・ウオール１０８を形
成する。引続き、＝ ５− ひ素をイオン注入法を用いて導入し、高濃度ソース・ド
レイン領域であるｎ＋型型数散層１１０形成する。
この後は通常のＭＯ３製造プロセスにより、層間膜１１
１を形成し、必要な開孔１１２を形成し、アルミ電極１
１３を形成して、第１図に示すＭＯＳトランジスタを完
成させる。
１を形成し、必要な開孔１１２を形成し、アルミ電極１
１３を形成して、第１図に示すＭＯＳトランジスタを完
成させる。
この実施例における不純物の濃度分布は、第２図（ｂ）
のＡ−Ａ’線断面図については第３図に、またＢ−Ｂ’
線断面については第４図に示すようになる。
のＡ−Ａ’線断面図については第３図に、またＢ−Ｂ’
線断面については第４図に示すようになる。
尚、上記実施例においてはｎ型シリコン基板を用いた場
合について説明してが、ｎ型シリコン基板を用いてよい
ことは勿論である。
合について説明してが、ｎ型シリコン基板を用いてよい
ことは勿論である。
〔発明の効果〕
以上説明したように本発明は、ソース・ドレイン領域を
低濃度の不純物領域と高濃度の不純物領域とで形成し、
かつゲート酸化股下のチャネル形成部を一導電型層と逆
導電型層及び一導電型層の３層構造とすることにより、
ホット・エレクトロン耐性を高める効果がある。従って
信頼性の向上したＭ ＯＳ ＋−ランジスタが得られる
。
低濃度の不純物領域と高濃度の不純物領域とで形成し、
かつゲート酸化股下のチャネル形成部を一導電型層と逆
導電型層及び一導電型層の３層構造とすることにより、
ホット・エレクトロン耐性を高める効果がある。従って
信頼性の向上したＭ ＯＳ ＋−ランジスタが得られる
。
第１図は本発明の一実施例の断面図、第２図（ａ＞、（
ｂ）は第１図の実施例の製造方法を説明するための工程
順に示した半導体チップの断面図、第３図及び第４図は
第２図（ｂ）におけるＡ−Ａ′線及びＢ−Ｂ′線断面の
不純物濃度分布図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・第１のｎ型拡散層、１０４・・
・第１のｎ型拡散層、１０５・・・第２のｎ型拡散層、
１０６・・・ゲート酸化膜、１０７・・・ゲート電極、
１０８・・・サイ１〜ウオール、１０９・・・第２のｎ
型拡散層、１１０・・・ｎ＋型型数散層１１１・・・層
間膜、１１２・・・開孔、１１３・・・アルミ電極。 ）へ
ｂ）は第１図の実施例の製造方法を説明するための工程
順に示した半導体チップの断面図、第３図及び第４図は
第２図（ｂ）におけるＡ−Ａ′線及びＢ−Ｂ′線断面の
不純物濃度分布図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・第１のｎ型拡散層、１０４・・
・第１のｎ型拡散層、１０５・・・第２のｎ型拡散層、
１０６・・・ゲート酸化膜、１０７・・・ゲート電極、
１０８・・・サイ１〜ウオール、１０９・・・第２のｎ
型拡散層、１１０・・・ｎ＋型型数散層１１１・・・層
間膜、１１２・・・開孔、１１３・・・アルミ電極。 ）へ
Claims (1)
- 一導電型半導体基板表面に形成された逆導電型ソース領
域及びドレイン領域と、前記ソース領域とドレイン領域
間上のゲート酸化膜を介して形成されたゲート電極とを
有するＭＯＳトランジスタにおいて、前記ソース領域及
びドレイン領域は低濃度の不純物領域と該低濃度の不純
物領域表面に形成された高濃度の不純物領域からなり、
かつ前記ゲート酸化膜中央部の下部のチャネル形成部は
、垂直方向に順次形成された一導電型層と逆導電型層及
び一導電型層とから構成されていることを特徴とするＭ
ＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP668387A JPS63173368A (ja) | 1987-01-13 | 1987-01-13 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP668387A JPS63173368A (ja) | 1987-01-13 | 1987-01-13 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63173368A true JPS63173368A (ja) | 1988-07-16 |
Family
ID=11645158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP668387A Pending JPS63173368A (ja) | 1987-01-13 | 1987-01-13 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63173368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151616A (zh) * | 2020-08-20 | 2020-12-29 | 中国科学院微电子研究所 | 一种堆叠mos器件及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596580A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体装置 |
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-01-13 JP JP668387A patent/JPS63173368A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596580A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体装置 |
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151616A (zh) * | 2020-08-20 | 2020-12-29 | 中国科学院微电子研究所 | 一种堆叠mos器件及其制备方法 |
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