JPH0744276B2 - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPH0744276B2 JPH0744276B2 JP1041388A JP4138889A JPH0744276B2 JP H0744276 B2 JPH0744276 B2 JP H0744276B2 JP 1041388 A JP1041388 A JP 1041388A JP 4138889 A JP4138889 A JP 4138889A JP H0744276 B2 JPH0744276 B2 JP H0744276B2
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- JP
- Japan
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- diffusion layer
- impurity diffusion
- gate electrode
- impurity
- concentration
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明はMIS型半導体装置に関し、とくにLDD（Lightl
y Doped Drain）構造を有するMIS型半導体装置に関す
る。
y Doped Drain）構造を有するMIS型半導体装置に関す
る。
（ロ）従来の技術 従来、LSIやDRAMなどにおいて高集積化が進むにつれ、
それらにて使用されるMIS型半導体装置の耐圧低下やホ
ットキャリアによる信頼性の低下が生じてきたが、これ
らの問題点を解決するために、第３図に示すように、ド
レイン領域を低濃度および高濃度の拡散領域の２重構造
としたLDD構造のMIS型半導体装置が開発され実用化され
ている。
それらにて使用されるMIS型半導体装置の耐圧低下やホ
ットキャリアによる信頼性の低下が生じてきたが、これ
らの問題点を解決するために、第３図に示すように、ド
レイン領域を低濃度および高濃度の拡散領域の２重構造
としたLDD構造のMIS型半導体装置が開発され実用化され
ている。
同図において、13はゲート電極で、たとえばｐ型シリコ
ン基板11の表面に絶縁膜12を介して配設されている。そ
してゲート電極13をマスクにしてイオン注入によって低
濃度ｎ型拡散領域14が形成されている。この低濃度ｎ型
拡散領域14に接合される高濃度ｎ拡散領域16は、ゲート
電極13にサイドウォール15が形成されたのち、サイドウ
ォール15の付設されたゲート電極13をマスクにしてイオ
ン注入によって形成される。そして低濃度および高濃度
ｎ型拡散領域14,17の２つの領域によって、ソース領域1
7とドレイン領域18とが構成されている。この例にあっ
ては、低濃度ｎ型拡散領域14の深さ方向拡散長が高濃度
ｎ型拡散領域16の深さ方向拡散長を越えないように構成
されている。
ン基板11の表面に絶縁膜12を介して配設されている。そ
してゲート電極13をマスクにしてイオン注入によって低
濃度ｎ型拡散領域14が形成されている。この低濃度ｎ型
拡散領域14に接合される高濃度ｎ拡散領域16は、ゲート
電極13にサイドウォール15が形成されたのち、サイドウ
ォール15の付設されたゲート電極13をマスクにしてイオ
ン注入によって形成される。そして低濃度および高濃度
ｎ型拡散領域14,17の２つの領域によって、ソース領域1
7とドレイン領域18とが構成されている。この例にあっ
ては、低濃度ｎ型拡散領域14の深さ方向拡散長が高濃度
ｎ型拡散領域16の深さ方向拡散長を越えないように構成
されている。
（ハ）発明が解決しようとする課題 しかしながら上記LDD構造の低濃度ｎ型拡散領域は、ド
レイン電界を緩和することでホットキャリアの発生を抑
制できるが、一方で、低濃度ｎ型拡散領域による寄生抵
抗の増大により、電流駆動能力が低下するという問題が
あった。また、DRAMなどで使用されるMIS型半導体装置
では、その微細化が進み、半導体基板濃度の上昇につ
れ、ソース、ドレイン接合の耐圧劣化が生じるという問
題があった。
レイン電界を緩和することでホットキャリアの発生を抑
制できるが、一方で、低濃度ｎ型拡散領域による寄生抵
抗の増大により、電流駆動能力が低下するという問題が
あった。また、DRAMなどで使用されるMIS型半導体装置
では、その微細化が進み、半導体基板濃度の上昇につ
れ、ソース、ドレイン接合の耐圧劣化が生じるという問
題があった。
この発明は上記の事情に鑑みてなされたもので、ホット
キャリアの発生を抑制しつつ寄生抵抗の増大による電流
駆動力の低下を防止し、かつソース、ドレイン接合の耐
圧劣化を防止することができるMIS型半導体装置を提供
しようとするものである。
キャリアの発生を抑制しつつ寄生抵抗の増大による電流
駆動力の低下を防止し、かつソース、ドレイン接合の耐
圧劣化を防止することができるMIS型半導体装置を提供
しようとするものである。
（ニ）課題を解決するための手段 この発明によれば、第１導電型半導体基板上に絶縁膜を
介して配設されるゲート電極と、このゲート電極と該ゲ
ート電極の側面部に形成されたサイドウォールとをマス
クとしてイオン注入によって形成されるソース領域及び
ドレイン領域とを備えるMIS型半導体装置において、上
記ソース領域及びドレイン領域がそれぞれ、上記ゲート
電極をマスクにしてイオン注入によって形成される第２
導電型の第１不純物拡散層と、上記ゲート電極と上記サ
イドウォールとをマスクにしてイオン注入によって上記
第１不純物拡散層内に形成される上記第１不純物拡散層
の不純物濃度より高濃度の第２導電型の第２不純物拡散
層と、上記ゲート電極と上記サイドウォールとをマスク
にしてイオン注入によって上記第２不純物拡散層内に形
成される上記第２不純物拡散層の不純物濃度より高濃度
の第２導電型の第３不純物拡散層とからなる３層構造を
有し、上記半導体基板と上記第１不純物拡散層との境界
面が上記第１不純物拡散層と上記第２不純物拡散層との
境界面より、チャンネル方向に対してチャンネル側に位
置しており、且つ、深さ方向に対して深く位置してお
り、 上記第１不純物拡散層と上記第２不純物拡散層との境界
面が上記第２不純物拡散層と上記第３不純物拡散層との
境界面により、チャンネル方向に対してチャンネル側に
位置しており、且つ、深さ方向に対して深く位置してお
り、少なくとも上記第１不純物拡散層と上記第２不純物
拡散層との境界面が上記サイドウォーク直下にあること
を特徴とするMIS型半導体装置が提供される。
介して配設されるゲート電極と、このゲート電極と該ゲ
ート電極の側面部に形成されたサイドウォールとをマス
クとしてイオン注入によって形成されるソース領域及び
ドレイン領域とを備えるMIS型半導体装置において、上
記ソース領域及びドレイン領域がそれぞれ、上記ゲート
電極をマスクにしてイオン注入によって形成される第２
導電型の第１不純物拡散層と、上記ゲート電極と上記サ
イドウォールとをマスクにしてイオン注入によって上記
第１不純物拡散層内に形成される上記第１不純物拡散層
の不純物濃度より高濃度の第２導電型の第２不純物拡散
層と、上記ゲート電極と上記サイドウォールとをマスク
にしてイオン注入によって上記第２不純物拡散層内に形
成される上記第２不純物拡散層の不純物濃度より高濃度
の第２導電型の第３不純物拡散層とからなる３層構造を
有し、上記半導体基板と上記第１不純物拡散層との境界
面が上記第１不純物拡散層と上記第２不純物拡散層との
境界面より、チャンネル方向に対してチャンネル側に位
置しており、且つ、深さ方向に対して深く位置してお
り、 上記第１不純物拡散層と上記第２不純物拡散層との境界
面が上記第２不純物拡散層と上記第３不純物拡散層との
境界面により、チャンネル方向に対してチャンネル側に
位置しており、且つ、深さ方向に対して深く位置してお
り、少なくとも上記第１不純物拡散層と上記第２不純物
拡散層との境界面が上記サイドウォーク直下にあること
を特徴とするMIS型半導体装置が提供される。
（ホ）作用 第１、第２および第３不純物拡散層は、この順に不純物
濃度が高くしてあるので、深さ方向および横方向の接合
の電界を緩和させる。これによって接合耐圧が向上さ
れ、ホットキャリアの発生が抑制される。
濃度が高くしてあるので、深さ方向および横方向の接合
の電界を緩和させる。これによって接合耐圧が向上さ
れ、ホットキャリアの発生が抑制される。
また、第２不純物拡散層は、ソース領域およびドレイン
領域の寄生抵抗を減少させるので、駆動能力を向上させ
る。
領域の寄生抵抗を減少させるので、駆動能力を向上させ
る。
（ヘ）実施例 以下、この発明の実施例を図面にて詳述するが、この発
明は以下の実施例に限定されるものではない。
明は以下の実施例に限定されるものではない。
第１図において、１は第１導電型半導体基板（以下基板
と記す）で、たとえばｐ型シリコンにて構成される。こ
の基板１の表面に、絶縁膜であるゲート酸化膜２を介し
てゲート電極３が配設される。４はゲート電極３の側面
に形成されるサイドウォールである。
と記す）で、たとえばｐ型シリコンにて構成される。こ
の基板１の表面に、絶縁膜であるゲート酸化膜２を介し
てゲート電極３が配設される。４はゲート電極３の側面
に形成されるサイドウォールである。
５はソース領域であり、また６はドレイン領域であり、
ゲート電極３真下のチャネル領域７を挟んで形成され
る。ソース領域５およびドレイン領域６はそれぞれ、第
１不純物拡散層８と、第１不純物拡散層８内に形成され
る第１不純物拡散層８の不純物濃度より高濃度の第２不
純物拡散層９と、第２不純物拡散層９内に形成される第
２不純物拡散層９の不純物濃度より高濃度の第３不純物
拡散層10とで構成される。それぞれの不純物拡散層8,9,
10は基板１とは異なる導電型の不純物をイオン注入して
形成される。
ゲート電極３真下のチャネル領域７を挟んで形成され
る。ソース領域５およびドレイン領域６はそれぞれ、第
１不純物拡散層８と、第１不純物拡散層８内に形成され
る第１不純物拡散層８の不純物濃度より高濃度の第２不
純物拡散層９と、第２不純物拡散層９内に形成される第
２不純物拡散層９の不純物濃度より高濃度の第３不純物
拡散層10とで構成される。それぞれの不純物拡散層8,9,
10は基板１とは異なる導電型の不純物をイオン注入して
形成される。
第２不純物拡散層９は、第１不純物拡散層８の深さ方向
の拡散長および横方向の拡散長を越えることなく形成さ
れる。同様にして第３不純物拡散層10は、第２不純物拡
散層９の深さ方向の拡散長および横方向の拡散長を越え
ることなく形成される。
の拡散長および横方向の拡散長を越えることなく形成さ
れる。同様にして第３不純物拡散層10は、第２不純物拡
散層９の深さ方向の拡散長および横方向の拡散長を越え
ることなく形成される。
なお、第１図においては、ソース電極、ドレイン電極、
さらにはそれらのための電極配線などは公知の構造であ
ってよいので、図示することを省略した。
さらにはそれらのための電極配線などは公知の構造であ
ってよいので、図示することを省略した。
次に第２図を交えてこの実施例の構造工程を説明する。
最初に、第２図の（ａ）に示すようにｐ型シリコンの基
板１上に、厚さ200Åのゲート酸化膜２および厚さ3500
Åのｎ型多結晶シリコン膜を堆積した後、ホトエッチン
グ技術によりゲート電極３を形成する。しかる後、ゲー
ト電極３をマスクとして、リンを加速電圧70KeV、ドー
ズ量３×1013cm-2の条件でイオン注入し、950℃の温度
にて30分の活性化をおこない、自己整合的に第１不純物
層８を形成する。
板１上に、厚さ200Åのゲート酸化膜２および厚さ3500
Åのｎ型多結晶シリコン膜を堆積した後、ホトエッチン
グ技術によりゲート電極３を形成する。しかる後、ゲー
ト電極３をマスクとして、リンを加速電圧70KeV、ドー
ズ量３×1013cm-2の条件でイオン注入し、950℃の温度
にて30分の活性化をおこない、自己整合的に第１不純物
層８を形成する。
なおこの実施例では、ゲート電極３の材料として、ｎ型
多結晶シリコン膜を使用したが、ポリサイド膜、または
ｐ型多結晶シリコン膜を用いてもよい。
多結晶シリコン膜を使用したが、ポリサイド膜、または
ｐ型多結晶シリコン膜を用いてもよい。
次に全面に厚さ2500ÅのSiO2膜を堆積し、反応性イオン
エッチング法により全面エッチングをおこない、第２図
の（ｂ）に示すように、ゲート電極３に隣接してSiO1か
らなるサイドウォール４を形成する。
エッチング法により全面エッチングをおこない、第２図
の（ｂ）に示すように、ゲート電極３に隣接してSiO1か
らなるサイドウォール４を形成する。
次いで、ゲート電極３およびサイドウォール14をマスク
として、第２図の（ｃ）に示すように、リンを加速電圧
50KeV、ドーズ量２×1014cm-2で、同時にリンより拡散
係数の小さいヒ素を加速電圧50KeV、ドーズ量５×1015c
m-2の条件で２重イオン注入をおこない、900℃の温度に
て40分の拡散をおこなって２重拡散をして、第２不純物
拡散層９及び第３不純物拡散層７を形成する。
として、第２図の（ｃ）に示すように、リンを加速電圧
50KeV、ドーズ量２×1014cm-2で、同時にリンより拡散
係数の小さいヒ素を加速電圧50KeV、ドーズ量５×1015c
m-2の条件で２重イオン注入をおこない、900℃の温度に
て40分の拡散をおこなって２重拡散をして、第２不純物
拡散層９及び第３不純物拡散層７を形成する。
上記工程を経て形成することにより、第１〜３不純物拡
散層8,9,10はそれぞれ、第１不純物拡散層８の不純物濃
度が第２不純物拡散層９の濃度より低濃度に、第２不純
物拡散層９の濃度が第３不純物拡散層10の濃度より低濃
度に設定できる。さらに、第１不純物拡散層８の横方向
拡散長を第２不純物拡散層９の横方向拡散長が越えず、
第２不純物拡散層９の横方向拡散長を第３不純物拡散層
10の横方向拡散長が越えないように設定できる。加え
て、第２不純物拡散層９の深さ方向拡散長を第３不純物
拡散層10の深さ方向拡散長が越えず、第１不純物拡散層
８の深さ方向拡散長を第２不純物拡散層９の深さ方向拡
散長が越えないように設定することができる。
散層8,9,10はそれぞれ、第１不純物拡散層８の不純物濃
度が第２不純物拡散層９の濃度より低濃度に、第２不純
物拡散層９の濃度が第３不純物拡散層10の濃度より低濃
度に設定できる。さらに、第１不純物拡散層８の横方向
拡散長を第２不純物拡散層９の横方向拡散長が越えず、
第２不純物拡散層９の横方向拡散長を第３不純物拡散層
10の横方向拡散長が越えないように設定できる。加え
て、第２不純物拡散層９の深さ方向拡散長を第３不純物
拡散層10の深さ方向拡散長が越えず、第１不純物拡散層
８の深さ方向拡散長を第２不純物拡散層９の深さ方向拡
散長が越えないように設定することができる。
なお、この実施例では、第２拡散領域と第３拡散領域と
を形成するために同時イオン注入、同時拡散を行ってい
るが、それぞれ別個にイオン注入および拡散を行っても
よい。
を形成するために同時イオン注入、同時拡散を行ってい
るが、それぞれ別個にイオン注入および拡散を行っても
よい。
また上記実施例では、ｎチャンネルMOS ICに適用した
例について説明したが、CMOS ICなどにも適用できるこ
とは言うまでもない。
例について説明したが、CMOS ICなどにも適用できるこ
とは言うまでもない。
（ト）発明の効果 この発明によれば、高耐圧で、高駆動能力を備えたMIS
型半導体装置が得られる。
型半導体装置が得られる。
すなわち、ソースおよびドレイン領域を、不純物濃度を
半導体基板表面からその内部方向に向かって順次減少さ
せた３つの不純物拡散層を積層させて構成することによ
り、それぞれの領域の深さ方向の接合の電界が緩和され
るため、接合耐圧が向上し、また、横方向の接合の電界
も緩和されるため、ホットキャリア発生が抑制され、信
頼性も向上する。
半導体基板表面からその内部方向に向かって順次減少さ
せた３つの不純物拡散層を積層させて構成することによ
り、それぞれの領域の深さ方向の接合の電界が緩和され
るため、接合耐圧が向上し、また、横方向の接合の電界
も緩和されるため、ホットキャリア発生が抑制され、信
頼性も向上する。
さらに、中濃度の第２不純物拡散層の導入により、ソー
スおよびドレイン領域の寄生抵抗が減少するため、駆動
能力が向上する。
スおよびドレイン領域の寄生抵抗が減少するため、駆動
能力が向上する。
第１図はこの発明の実施例の構成を示す縦断面図、第２
図は実施例を製造する工程を説明するための工程図、第
３図は従来例の構成を示す縦断面図である。 １……第１導電型半導体基板、 ２……ゲート酸化膜、３……ゲート電極、 ４……サイドウォール、５……ソース領域、 ６……ドレイン領域、 ８……第１不純物拡散層、 ９……第２不純物拡散層、 10……第３不純物拡散層。
図は実施例を製造する工程を説明するための工程図、第
３図は従来例の構成を示す縦断面図である。 １……第１導電型半導体基板、 ２……ゲート酸化膜、３……ゲート電極、 ４……サイドウォール、５……ソース領域、 ６……ドレイン領域、 ８……第１不純物拡散層、 ９……第２不純物拡散層、 10……第３不純物拡散層。
Claims (1)
- 【請求項１】第１導電型半導体基板上に絶縁膜を介して
配設されるゲート電極と、このゲート電極と該ゲート電
極の側面部に形成されたサイドウォールとをマスクとし
てイオン注入によって形成されるソース領域及びドレイ
ン領域とを備えるMIS型半導体装置において、 上記ソース領域及びドレイン領域がそれぞれ、上記ゲー
ト電極をマスクにしてイオン注入によって形成される第
２導電型の第１不純物拡散層と、上記ゲート電極と上記
サイドウォールとをマスクにしてイオン注入によって上
記第１不純物拡散層内に形成される上記第１不純物拡散
層の不純物濃度より高濃度の第２導電型の第２不純物拡
散層と、上記ゲート電極と上記サイドウォールとをマス
クにしてイオン注入によって上記第２不純物拡散層内に
形成される上記第２不純物拡散層の不純物濃度より高濃
度の第２導電型の第３不純物拡散層とからなる３層構造
を有し、 上記半導体基板と上記第１不純物拡散層との境界面が上
記第１不純物拡散層と上記第２不純物拡散層との境界面
より、チャンネル方向に対してチャンネル側に位置して
おり、且つ、深さ方向に対して深く位置しており、 上記第１不純物拡散層と上記第２不純物拡散層との境界
面が上記第２不純物拡散層と上記第３不純物拡散層との
境界面により、チャンネル方向に対してチャンネル側に
位置しており、且つ、深さ方向に対して深く位置してお
り、 少なくとも上記第１不純物拡散層と上記第２不純物拡散
層との境界面が上記サイドウォーク直下にあることを特
徴とするMIS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041388A JPH0744276B2 (ja) | 1989-02-20 | 1989-02-20 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041388A JPH0744276B2 (ja) | 1989-02-20 | 1989-02-20 | Ｍｉｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219237A JPH02219237A (ja) | 1990-08-31 |
| JPH0744276B2 true JPH0744276B2 (ja) | 1995-05-15 |
Family
ID=12606999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041388A Expired - Lifetime JPH0744276B2 (ja) | 1989-02-20 | 1989-02-20 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744276B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399441A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| DE69029942T2 (de) * | 1990-10-16 | 1997-08-28 | Cons Ric Microelettronica | Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
-
1989
- 1989-02-20 JP JP1041388A patent/JPH0744276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02219237A (ja) | 1990-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080515 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
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