JPS63178332A - デ−タテスト回路 - Google Patents
デ−タテスト回路Info
- Publication number
- JPS63178332A JPS63178332A JP62011068A JP1106887A JPS63178332A JP S63178332 A JPS63178332 A JP S63178332A JP 62011068 A JP62011068 A JP 62011068A JP 1106887 A JP1106887 A JP 1106887A JP S63178332 A JPS63178332 A JP S63178332A
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- JP
- Japan
- Prior art keywords
- test
- data
- mode
- test result
- selector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
本発明はデータテスト回路であって、複数のテスト回路
の出力するテスト結果フラグのうちテストモードに応じ
たテスト結果フラグを選択して出力することにより、回
路の配Ｂπを減少させ、かつ簡易構成とする。
の出力するテスト結果フラグのうちテストモードに応じ
たテスト結果フラグを選択して出力することにより、回
路の配Ｂπを減少させ、かつ簡易構成とする。
（産業上の利用分野）
本発明はデータテスト回路に関し、データを複数のテス
ト回路でテストして各テスト回路でデータの内容を表わ
すテスト結果フラグを生成するデータテスト回路に関す
る。
ト回路でテストして各テスト回路でデータの内容を表わ
すテスト結果フラグを生成するデータテスト回路に関す
る。
浮動小数点演算を行なう装置にはテスト回路が設けられ
、このテスト回路において浮動小数点データの指数デー
タの値、仮数データの値、演算結果データの値、丸めモ
ード夫々をテストし、そのテスト結果に応じて条件分岐
マイクロ命令の条件分岐制御を行なっている。
、このテスト回路において浮動小数点データの指数デー
タの値、仮数データの値、演算結果データの値、丸めモ
ード夫々をテストし、そのテスト結果に応じて条件分岐
マイクロ命令の条件分岐制御を行なっている。
従来のテスト回路は、指数データの全７１マチスト回路
、指数データ、仮数データ、演算結果データ夫々の零テ
スト回路、丸めモードテスト回路夫々を有し、上記の各
テスト回路の出力するテスト結果フラグを全て条件分岐
セレクタに供給していた。
、指数データ、仮数データ、演算結果データ夫々の零テ
スト回路、丸めモードテスト回路夫々を有し、上記の各
テスト回路の出力するテスト結果フラグを全て条件分岐
セレクタに供給していた。
条件分岐セレクタでの条件分岐制御は、マイクロ命令の
テストモードに応じて所定のテスト回路のテスト結果フ
ラグだけで行なうことができる。
テストモードに応じて所定のテスト回路のテスト結果フ
ラグだけで行なうことができる。
しかし、従来回路においては、全テスト回路の出力する
テスト結果フラグを条件分岐セレクタまで供給している
ために、回路の配線量が大であり、かつ複雑であるとい
う問題点があった。
テスト結果フラグを条件分岐セレクタまで供給している
ために、回路の配線量が大であり、かつ複雑であるとい
う問題点があった。
本発明は上記の点に鑑みてなされたものであり、回路の
配線量が減少し、かつ簡易なデータテスト回路を提供す
ることを目的とする。
配線量が減少し、かつ簡易なデータテスト回路を提供す
ることを目的とする。
本発明のデータテスト回路は、テスト命令に含まれるテ
ストモードを表わすモードビットを保持するモードレジ
スタ（３３）と、 モードレジスタ（３３）に保持されたｔ−ドビットをデ
コードして選択信号を生成するデコーダ（３４）と、 複数のテスト回路（２２，２３，２５，２６゜３１．３
２）夫々のテスト結果フラグから選択信号で指定された
テスト結果フラグを選択して出力するセレクタ（３０）
とを有する。
ストモードを表わすモードビットを保持するモードレジ
スタ（３３）と、 モードレジスタ（３３）に保持されたｔ−ドビットをデ
コードして選択信号を生成するデコーダ（３４）と、 複数のテスト回路（２２，２３，２５，２６゜３１．３
２）夫々のテスト結果フラグから選択信号で指定された
テスト結果フラグを選択して出力するセレクタ（３０）
とを有する。
（作用〕
本発明においては、テスト命令のモードビットがモード
レジスタ（３３）で保持され、このモードビットをデコ
ーダ（３４）でデコードして選択信号が生成される。セ
レクタ（３０）は複数のテスト回路（２２，２３，２５
，２６，３１，３２）夫々の出力するテスト結果フラグ
より選択信号に応じたテスト結果フラグを選択して出力
するため、このテスト回路より条件分岐セレクタ等への
配線が減少する。
レジスタ（３３）で保持され、このモードビットをデコ
ーダ（３４）でデコードして選択信号が生成される。セ
レクタ（３０）は複数のテスト回路（２２，２３，２５
，２６，３１，３２）夫々の出力するテスト結果フラグ
より選択信号に応じたテスト結果フラグを選択して出力
するため、このテスト回路より条件分岐セレクタ等への
配線が減少する。
図は本発明のデータテスト回路の一実施例のブロック系
統図を示す。図中、端子１０には浮動小数点データ例え
ば１５ビツトの指数データ及び６４ビツトの仮数データ
がパラレルに入来する。
統図を示す。図中、端子１０には浮動小数点データ例え
ば１５ビツトの指数データ及び６４ビツトの仮数データ
がパラレルに入来する。
端子１１には丸めコントロールデータが入来し、端子１
２には制御用信号が入来する。また端子１３にはアキュ
ムレータより演算結果データが入来し、端子１４にはク
ロック信号が入来し、端子１５にはマイクロ命令が入来
する。
２には制御用信号が入来する。また端子１３にはアキュ
ムレータより演算結果データが入来し、端子１４にはク
ロック信号が入来し、端子１５にはマイクロ命令が入来
する。
ライトコントローラ２０はデータ書ぎ込み制御信号又は
テスト制御信号が端子１２より供給されると、端子１４
よりのクロック信号に同期して、端子１０より入来する
指数データ及び仮数データよりなる浮動小数データをテ
スト用一時レジスタ２１に供給して書き込み保持する。
テスト制御信号が端子１２より供給されると、端子１４
よりのクロック信号に同期して、端子１０より入来する
指数データ及び仮数データよりなる浮動小数データをテ
スト用一時レジスタ２１に供給して書き込み保持する。
テスト用一時レジスタ２１に保持された浮動小数点デー
タのうち指数データは全７１１テスト回路２２及び零テ
スト回路２３夫々に供給される。
タのうち指数データは全７１１テスト回路２２及び零テ
スト回路２３夫々に供給される。
全７１１テスト回路２２は指数データが全ビットｖ１ｖ
であるかどうかをテストし、そのテスト結果フラグをタ
グ生成回路２４及びセレクタ３０に供給する。また零テ
スト回路２３は指数データの値が零であるかどうかをテ
ストし、そのテスト結果フラグをタグ生成回路２４及び
セレクタ３０に供給する。
であるかどうかをテストし、そのテスト結果フラグをタ
グ生成回路２４及びセレクタ３０に供給する。また零テ
スト回路２３は指数データの値が零であるかどうかをテ
ストし、そのテスト結果フラグをタグ生成回路２４及び
セレクタ３０に供給する。
また、テスト用一時レジスタ２１に白き込まれた浮動小
数点データのうち仮数データはＭＳＢが零テスト回路２
５に供給され、ＭＳＢ以外の仮数データは零テスト回路
２６に供給される。零テスト回路２６はＭＳＢ以外の仮
数データの値が零であるかどうかをテストし、そのテス
ト結果フラグを零テスト回路２５及びセレクタ３０に供
給する。
数点データのうち仮数データはＭＳＢが零テスト回路２
５に供給され、ＭＳＢ以外の仮数データは零テスト回路
２６に供給される。零テスト回路２６はＭＳＢ以外の仮
数データの値が零であるかどうかをテストし、そのテス
ト結果フラグを零テスト回路２５及びセレクタ３０に供
給する。
零テスト回路２５は仮数データのＭＳＢ及び零テスト回
路２６のテスト結果フラグから仮数データの値が零であ
るかどうかを°テストし、そのテスト結果フラグをタグ
生成回路２４及びセレクタ３０に供給する。
路２６のテスト結果フラグから仮数データの値が零であ
るかどうかを°テストし、そのテスト結果フラグをタグ
生成回路２４及びセレクタ３０に供給する。
タグ生成回路２４は上記全ｖ１ｖテスト回路２２及び零
テスト回路２３．２５．２６夫々のテスト結果フラグよ
り、浮動小数点データが非数。
テスト回路２３．２５．２６夫々のテスト結果フラグよ
り、浮動小数点データが非数。
無限大、零、非正規化数等であることを指示するコード
としてのタグを生成し、このタグはリードコントローラ
２７において、タグ読み出し制御信号の供給時にクロッ
ク信号に同１１して端子２８より出力され、タグ付デー
タレジスタ（図示せず）のタグ格納部に格納される。
としてのタグを生成し、このタグはリードコントローラ
２７において、タグ読み出し制御信号の供給時にクロッ
ク信号に同１１して端子２８より出力され、タグ付デー
タレジスタ（図示せず）のタグ格納部に格納される。
また、零テスト回路３１は端子１３よりの演算結果デー
タの値が零であるかどうかをテストし、そのテスト結果
フラグをセレクタ３０に供給する。
タの値が零であるかどうかをテストし、そのテスト結果
フラグをセレクタ３０に供給する。
丸めモードテスト回路３２は端子１１よりの例えば２ピ
ツトの丸めコントロール信号をデコードして４ビツトの
丸めモードフラグのうちいずれかを立ててこれをテスト
結果フラグとしてセレクタ３０に供給する。
ツトの丸めコントロール信号をデコードして４ビツトの
丸めモードフラグのうちいずれかを立ててこれをテスト
結果フラグとしてセレクタ３０に供給する。
モードレジスタ３３は端子１２よりテストモード書き込
み制御信号又はアキュムレート演算実行制御信号が入来
したとき端子１４よりのりＯツク信号に周期して、端子
１５より入来するテスト命令であるマイク、口命令のモ
ードビット即ち第８゜第９．第１１ビツトを保持し、保
持したモードビットをデコーダ３４に供給する。このモ
ードビットはテスト命令がどのようなテストを実行する
がつまりテストモードを表わしており、条件分岐セレク
タの必要とするテスト結果フラグはこのテストモードに
対応して選択される。
み制御信号又はアキュムレート演算実行制御信号が入来
したとき端子１４よりのりＯツク信号に周期して、端子
１５より入来するテスト命令であるマイク、口命令のモ
ードビット即ち第８゜第９．第１１ビツトを保持し、保
持したモードビットをデコーダ３４に供給する。このモ
ードビットはテスト命令がどのようなテストを実行する
がつまりテストモードを表わしており、条件分岐セレク
タの必要とするテスト結果フラグはこのテストモードに
対応して選択される。
デコーダ３４は上記３ビツトのモードビットをデコード
して選択信号を生成し、この選択信号をセレクタ３０に
供給する。セレクタ３０は選択信号に応じて、全７１ｖ
テスト回路２２、零テスト回路２３．２５．２６，３１
、モードテスト回路３２夫々より供給されるテスト結果
フラグのうちの単一のテスト結果を選択する。ここで選
択されたテスト結果フラグは端子３５より出力されて分
岐条件セレクタ（図示せず）等に供給される。
して選択信号を生成し、この選択信号をセレクタ３０に
供給する。セレクタ３０は選択信号に応じて、全７１ｖ
テスト回路２２、零テスト回路２３．２５．２６，３１
、モードテスト回路３２夫々より供給されるテスト結果
フラグのうちの単一のテスト結果を選択する。ここで選
択されたテスト結果フラグは端子３５より出力されて分
岐条件セレクタ（図示せず）等に供給される。
このように、図に示すテスト回路から条件分岐セレクタ
へはテストモードに応じた単一のテスト結果フラグが供
給され、条件分岐セレクタへの回路の配線が従来より減
少し、かつ簡易となる。
へはテストモードに応じた単一のテスト結果フラグが供
給され、条件分岐セレクタへの回路の配線が従来より減
少し、かつ簡易となる。
上述の如く、本発明のデータテスト回路によれば、テス
ト回路から条件分岐セレクタ等への配線層が減少し、か
つ簡易となり、実用上極めて有用である。
ト回路から条件分岐セレクタ等への配線層が減少し、か
つ簡易となり、実用上極めて有用である。
図は本発明のデータテスト回路の一実施例のブロック系
統図である。 図中において、 ２１はテスト用一時レジスタ、 ２２、禦各は全ｖ１ｖテスト回路、 ２３．２５．２６．３１は零テスト回路、２４はタグ生
成回路、 ３０はセレクタ、 ３２は丸めモードテスト回路、 ３３はモードレジスタ、 ３４はデコーダである。
統図である。 図中において、 ２１はテスト用一時レジスタ、 ２２、禦各は全ｖ１ｖテスト回路、 ２３．２５．２６．３１は零テスト回路、２４はタグ生
成回路、 ３０はセレクタ、 ３２は丸めモードテスト回路、 ３３はモードレジスタ、 ３４はデコーダである。
Claims (1)
- 【特許請求の範囲】 テスト命令と共に入来するデータを複数のテスト回路（
２２、２３、２５、２６、３１、３２）に供給して互い
に異なったテストを行ない、該複数のテスト回路（２２
、２３、２５、２６、３１、３２）夫々で該データの内
容を表わすテスト結果フラグを生成して出力するデータ
テスト回路において、 該テスト命令に含まれるテストモードを表わすモードビ
ットを保持するモードレジスタ（３３）と、 該モードレジスタ（３３）に保持されたモードビットを
デコードして選択信号を生成するデコーダ（３４）と、 該複数のテスト回路（２２、２３、２５、２６、３１、
３２）夫々のテスト結果フラグから該選択信号で指定さ
れたテスト結果フラグを選択して出力するセレクタ（３
０）とを有することを特徴とするデータテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011068A JPS63178332A (ja) | 1987-01-20 | 1987-01-20 | デ−タテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011068A JPS63178332A (ja) | 1987-01-20 | 1987-01-20 | デ−タテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63178332A true JPS63178332A (ja) | 1988-07-22 |
Family
ID=11767665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62011068A Pending JPS63178332A (ja) | 1987-01-20 | 1987-01-20 | デ−タテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045995A3 (de) * | 1999-02-05 | 2000-11-16 | Raimund Wilhelm | Kabel-sparschaltung |
-
1987
- 1987-01-20 JP JP62011068A patent/JPS63178332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045995A3 (de) * | 1999-02-05 | 2000-11-16 | Raimund Wilhelm | Kabel-sparschaltung |
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