JPS63178563A - 不揮発性半導体記憶装置及びそのプログラム方法 - Google Patents
不揮発性半導体記憶装置及びそのプログラム方法Info
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- JPS63178563A JPS63178563A JP62009024A JP902487A JPS63178563A JP S63178563 A JPS63178563 A JP S63178563A JP 62009024 A JP62009024 A JP 62009024A JP 902487 A JP902487 A JP 902487A JP S63178563 A JPS63178563 A JP S63178563A
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- insulating film
- gate
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- impurity
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的）
（産業上の利用分野）
本発明は半導体基板上に集積形成される記憶装置に係り
、特に電気的に消去可能な不揮発性の記憶装置の構造及
びそのプログラム方法に関する。
、特に電気的に消去可能な不揮発性の記憶装置の構造及
びそのプログラム方法に関する。
（従来の技術）
半導体基板上に形成される記憶装置は近年著しい発展を
とげている。特にシリコン基板を用いたＭＯＳ型のメモ
リは、システムの高機能化、小型化低価格化をうながす
原動力となっている。
とげている。特にシリコン基板を用いたＭＯＳ型のメモ
リは、システムの高機能化、小型化低価格化をうながす
原動力となっている。
ＭＯＳメモリは大別すると、電源しゃ断時に情報の失わ
れる揮発性メモリと情報の失われる事のない不揮発性の
メモリに分けられる。後者は、内容の書き換えが比較的
少なく、長期間情報を保持する必要のあるデータを記憶
する場合に用いられている。この様な不揮発性を有しか
つ、その内容を電気的に消去可能なメモリ構造として、
第２図に示すものが知られている。即ち、ｐ型シリコン
基板（２００）上にその一部が薄い酸化膜（〜１００人
）（２０１）を介してシリコン基板（２００）中のｎ型
不純物領域（２０２）と対向する如く形成された浮遊ゲ
ート（２０３）と、浮遊ゲート（２０３）上の絶縁膜（
２０４）上に設置された制御ゲート（２０５）よりなる
記憶トランジスタ（２０Ｂ）が形成されている。（２０
７）はｎ型不純物層であり、トランジスタ（２０６）の
ソースとなっている。一方、シリコン基板（２００）上
の絶縁膜（２０８）を介してゲート電極（２０９）が設
置され、ｎ型不純物層（２１０） （２０２）より、ド
レイン・ソースが形成された選択トランジスタ（２１１
）が形成され、１つの記憶素子となっている。本記憶素
子に情報の記憶を行うには、制御ゲート（２０５）に高
電圧を印加し、ｎ型不純物１ｉ（２０２）を接地電位に
保つ事により、薄い酸化膜（２０１）でトンネル電流を
流し、浮遊ゲート（２０３）に電荷を注入してなされる
。情報を書き換える際には、逆に制御ゲート（２０５）
を接地電位とし、選択トランジスタ（２１１）のドレイ
ン（２１０）及びゲート（２０９）に高電圧を印加し、
ｎ型不純物層（２０２）に高電圧を印加し、電荷を放出
する事によってなされる。
れる揮発性メモリと情報の失われる事のない不揮発性の
メモリに分けられる。後者は、内容の書き換えが比較的
少なく、長期間情報を保持する必要のあるデータを記憶
する場合に用いられている。この様な不揮発性を有しか
つ、その内容を電気的に消去可能なメモリ構造として、
第２図に示すものが知られている。即ち、ｐ型シリコン
基板（２００）上にその一部が薄い酸化膜（〜１００人
）（２０１）を介してシリコン基板（２００）中のｎ型
不純物領域（２０２）と対向する如く形成された浮遊ゲ
ート（２０３）と、浮遊ゲート（２０３）上の絶縁膜（
２０４）上に設置された制御ゲート（２０５）よりなる
記憶トランジスタ（２０Ｂ）が形成されている。（２０
７）はｎ型不純物層であり、トランジスタ（２０６）の
ソースとなっている。一方、シリコン基板（２００）上
の絶縁膜（２０８）を介してゲート電極（２０９）が設
置され、ｎ型不純物層（２１０） （２０２）より、ド
レイン・ソースが形成された選択トランジスタ（２１１
）が形成され、１つの記憶素子となっている。本記憶素
子に情報の記憶を行うには、制御ゲート（２０５）に高
電圧を印加し、ｎ型不純物１ｉ（２０２）を接地電位に
保つ事により、薄い酸化膜（２０１）でトンネル電流を
流し、浮遊ゲート（２０３）に電荷を注入してなされる
。情報を書き換える際には、逆に制御ゲート（２０５）
を接地電位とし、選択トランジスタ（２１１）のドレイ
ン（２１０）及びゲート（２０９）に高電圧を印加し、
ｎ型不純物層（２０２）に高電圧を印加し、電荷を放出
する事によってなされる。
この様な記憶装置の問題点の一つに書き換えに要する時
間が長いという点がある。即ち、情報の読み出しは通常
の半導体装置で達成されているアクセス時間〜２００
ｎｓ程度となるのに対し、書き換えはうすい酸化膜のト
ンネル現象を利用しているため、注入電流密度を上げる
と酸化膜の破壊が起るといった問題がおり、早くする事
ができず、〜１０ Ｉｌｌ Ｓ程度必要とする。ところ
が、この様な記憶装置が使用されるシステムでは周辺の
演算機等は読み出し時間程度の早さで動作しており、さ
き込みに時間がかかると全体の効率を大巾に低下させる
といった問題点があった。
間が長いという点がある。即ち、情報の読み出しは通常
の半導体装置で達成されているアクセス時間〜２００
ｎｓ程度となるのに対し、書き換えはうすい酸化膜のト
ンネル現象を利用しているため、注入電流密度を上げる
と酸化膜の破壊が起るといった問題がおり、早くする事
ができず、〜１０ Ｉｌｌ Ｓ程度必要とする。ところ
が、この様な記憶装置が使用されるシステムでは周辺の
演算機等は読み出し時間程度の早さで動作しており、さ
き込みに時間がかかると全体の効率を大巾に低下させる
といった問題点があった。
（発明が解決しようとする問題点）
本発明は上記問題点に鑑みてなされたものでおり、トン
ネル電流により、書き換え可能な不揮発性の半導体記憶
装置において、その書き換え時間を大巾に短縮し、ユー
ザにとってより使いやすい記憶装置を提供する事を目的
としている。
ネル電流により、書き換え可能な不揮発性の半導体記憶
装置において、その書き換え時間を大巾に短縮し、ユー
ザにとってより使いやすい記憶装置を提供する事を目的
としている。
（問題点を解決するための手段）
本発明の構成を図面を用いて説明する。第１図（２）に
その平面図、υ、（Ｃ）にそのＡ−Ａ’断面、Ｂ−８’
断面、ゆにその等何回路を示したように、本発明におけ
る記憶素子は番地選択トランジスタ（１００）、 （１
０１）と、記憶トランジスタ（１０２）により構成され
ている。番地選択トランジスタ（１００）。
その平面図、υ、（Ｃ）にそのＡ−Ａ’断面、Ｂ−８’
断面、ゆにその等何回路を示したように、本発明におけ
る記憶素子は番地選択トランジスタ（１００）、 （１
０１）と、記憶トランジスタ（１０２）により構成され
ている。番地選択トランジスタ（１００）。
（１０１）は半導体基板（１１０）上に形成された。ゲ
ー上絶縁１ｌｌ（１１１）とゲート電極（１１２）によ
りなり、記憶トランジスタ（１０２）は半導体基板（１
１０）表面に形成された基板と逆導電型の不純物領域（
１１３）とその表面のうすい絶縁膜領域（１１４）を介
して設置された浮遊ゲート（１１５）及び不純物領域（
１１３）とは互いに隔てて形成された他の不純物領域（
１１６）が浮遊ゲート（１１５）と絶縁膜（１１１）を
介して対向する如く形成されている。不純物領域（ｉｉ
ｅ）は記憶トランジスタ（１０２）の制御ゲートとして
作用する。半導体基板表面には更に半導体基板とは逆導
電型の高濃度不純物領域（１１７）、 （１１Ｂ）、
（１１９）が形成され、各々、ドレイン・ソース領域を
形成している。また、トレイン（１１７）、 （１１Ｂ
）には各々コンタクト穴を介して金属配線（１２０）、
（１２１）が接続されている。（１２２）は素子保護
用の絶縁膜である。
ー上絶縁１ｌｌ（１１１）とゲート電極（１１２）によ
りなり、記憶トランジスタ（１０２）は半導体基板（１
１０）表面に形成された基板と逆導電型の不純物領域（
１１３）とその表面のうすい絶縁膜領域（１１４）を介
して設置された浮遊ゲート（１１５）及び不純物領域（
１１３）とは互いに隔てて形成された他の不純物領域（
１１６）が浮遊ゲート（１１５）と絶縁膜（１１１）を
介して対向する如く形成されている。不純物領域（ｉｉ
ｅ）は記憶トランジスタ（１０２）の制御ゲートとして
作用する。半導体基板表面には更に半導体基板とは逆導
電型の高濃度不純物領域（１１７）、 （１１Ｂ）、
（１１９）が形成され、各々、ドレイン・ソース領域を
形成している。また、トレイン（１１７）、 （１１Ｂ
）には各々コンタクト穴を介して金属配線（１２０）、
（１２１）が接続されている。（１２２）は素子保護
用の絶縁膜である。
（作 用）
次に本発明の記憶装置の動作について説明する。
本発明の記憶装置において書き換えを行うには、第３図
（２）に示すように選択トランジスタ（１００）。
（２）に示すように選択トランジスタ（１００）。
（１０１）のゲートに高電圧（ＶｐＩ））を印加し、ソ
ース（１１９）に電源電圧（ＶＣＣ）を印加する。更に
、２つの金属配線（１２０）、 （１２１）には、自き
込むべきデータに対応して、一方にＶｐｐ、他方に接地
電位を印加する。例えば、金属配線（１２０）にＶｐｐ
と印加し、金属配線（１２１）を接地電位とした場合、
制御ゲート（１１６）は接地され、電極（１１３）は高
電圧が印加されるため、うすい酸化膜に高電界が印加さ
れ、トンネル現象により電子が浮遊ゲート（１１５）か
ら基板（１１３）へ放出される。逆に金属配線（１２１
）に高電圧を印加し、金属配線（１２０）を接地電位と
した場合は、基板（１１３）から浮遊ゲート（１１５）
に電子が注入される。情報の読み出しは第３図０に示す
ように、選択トランジスタ（１００）、 （１０１）の
ゲート（１１２）に電源電圧（ＶＣＣ）を印加し、ソー
ス（１１９）は接地する。更に、金属配線（１２１）は
接地電位とし、金属配線（１２０）によみ出し電圧（Ｖ
Ｒ）を印加する。例えば、半導体基板がｐ型シリコンの
場合、浮遊ゲート（１１５）に電子の注入されている場
合は、浮遊ゲート電位が負となり、ドレイン（１１３）
、ソース（１１９）間にはチャネルが形成されず、電
流が流れないのに対し、浮遊ゲート（１１５）から電子
が放出されている場合は浮遊ゲート（１１５）の電位が
正となるためチャネルが形成され電流が流れる。この様
にして、記憶素子に書き込まれている情報が読み出され
る。
ース（１１９）に電源電圧（ＶＣＣ）を印加する。更に
、２つの金属配線（１２０）、 （１２１）には、自き
込むべきデータに対応して、一方にＶｐｐ、他方に接地
電位を印加する。例えば、金属配線（１２０）にＶｐｐ
と印加し、金属配線（１２１）を接地電位とした場合、
制御ゲート（１１６）は接地され、電極（１１３）は高
電圧が印加されるため、うすい酸化膜に高電界が印加さ
れ、トンネル現象により電子が浮遊ゲート（１１５）か
ら基板（１１３）へ放出される。逆に金属配線（１２１
）に高電圧を印加し、金属配線（１２０）を接地電位と
した場合は、基板（１１３）から浮遊ゲート（１１５）
に電子が注入される。情報の読み出しは第３図０に示す
ように、選択トランジスタ（１００）、 （１０１）の
ゲート（１１２）に電源電圧（ＶＣＣ）を印加し、ソー
ス（１１９）は接地する。更に、金属配線（１２１）は
接地電位とし、金属配線（１２０）によみ出し電圧（Ｖ
Ｒ）を印加する。例えば、半導体基板がｐ型シリコンの
場合、浮遊ゲート（１１５）に電子の注入されている場
合は、浮遊ゲート電位が負となり、ドレイン（１１３）
、ソース（１１９）間にはチャネルが形成されず、電
流が流れないのに対し、浮遊ゲート（１１５）から電子
が放出されている場合は浮遊ゲート（１１５）の電位が
正となるためチャネルが形成され電流が流れる。この様
にして、記憶素子に書き込まれている情報が読み出され
る。
ところで、第２図に示した従来構造の記憶素子では、情
報の白き込みは同様の原理により行われるが、書き換え
は、一旦、浮遊ゲート（２０３）に電子を注入した後、
データに応じて浮遊ゲート（２０３）から放出するか、
否かが決定される。従って、書き換えには２つの段階を
必要とする。これは、記憶素子を多数集積形成した大容
量メモリでは、書き換えを行う前に浮遊ゲート（２０３
）に電荷の注入された原子とそうでない素子が同時に存
在し、書き換える場合は、そのうちの例えば８個を選び
データに応じて浮遊ゲートに電荷を注入する素子とそう
でない素子を実現しなければならないからである。一方
、本発明の素子ではこれまでの説明で明らかなように、
浮遊ゲート（１１５）に電荷を注入した素子とそうでな
い素子を実現するには、単に２つの金属配線（１２０）
、 （１２１）に印加する電位をデータに応じて変える
のみで可能でおり、これは一つの動作で実現する事がで
きる。従って、従来に比べて書き込み時間を短縮する事
が可能である。
報の白き込みは同様の原理により行われるが、書き換え
は、一旦、浮遊ゲート（２０３）に電子を注入した後、
データに応じて浮遊ゲート（２０３）から放出するか、
否かが決定される。従って、書き換えには２つの段階を
必要とする。これは、記憶素子を多数集積形成した大容
量メモリでは、書き換えを行う前に浮遊ゲート（２０３
）に電荷の注入された原子とそうでない素子が同時に存
在し、書き換える場合は、そのうちの例えば８個を選び
データに応じて浮遊ゲートに電荷を注入する素子とそう
でない素子を実現しなければならないからである。一方
、本発明の素子ではこれまでの説明で明らかなように、
浮遊ゲート（１１５）に電荷を注入した素子とそうでな
い素子を実現するには、単に２つの金属配線（１２０）
、 （１２１）に印加する電位をデータに応じて変える
のみで可能でおり、これは一つの動作で実現する事がで
きる。従って、従来に比べて書き込み時間を短縮する事
が可能である。
更に、本発明においては、大巾な書き込み時間の短縮が
できる。即ち、本発明の素子を多数同一半導体基板上に
形成し、書き込みを行う際には選択トランジスタ（１０
０）、 （１０１）のゲート（１１２）に高電圧を印加
し、書き込みデータに応じて２つの金属配線（１２０）
、 （１２１）の一方に高電圧を印加し、他方を接地電
位とする。次に直ちにゲート（１１２）を接地電位とし
、外部回路からは見かけ上書き込みを終了し、別の素子
の書き込みに移る。この時、ゲート（１１２）は接地電
位となるため、選択トランジスタ（１００）、 （１０
１）はオフするため、基板中の不純物領域（１１３）、
（１１Ｂ）は高電位、あるいは低電位が保たれるため
、書き込み状態が記憶され、不純物領域（１１３）、
（１１６）の電位が基板とのもれ電流により低下するま
で保持される。従って、一つの素子を書き換えるのに要
する時間は不純物領域（１１３）あるいは（１１６）の
電位をもち上げる時間だけであり、従来に比べて充分小
ざくする事ができる。
できる。即ち、本発明の素子を多数同一半導体基板上に
形成し、書き込みを行う際には選択トランジスタ（１０
０）、 （１０１）のゲート（１１２）に高電圧を印加
し、書き込みデータに応じて２つの金属配線（１２０）
、 （１２１）の一方に高電圧を印加し、他方を接地電
位とする。次に直ちにゲート（１１２）を接地電位とし
、外部回路からは見かけ上書き込みを終了し、別の素子
の書き込みに移る。この時、ゲート（１１２）は接地電
位となるため、選択トランジスタ（１００）、 （１０
１）はオフするため、基板中の不純物領域（１１３）、
（１１Ｂ）は高電位、あるいは低電位が保たれるため
、書き込み状態が記憶され、不純物領域（１１３）、
（１１６）の電位が基板とのもれ電流により低下するま
で保持される。従って、一つの素子を書き換えるのに要
する時間は不純物領域（１１３）あるいは（１１６）の
電位をもち上げる時間だけであり、従来に比べて充分小
ざくする事ができる。
（実施例）
次に、本発明を一実施例を用いて説明する。第４図に）
に示すようにｐ型シリコン基板（４００）表面に素子分
離用の厚い酸化膜を形成した後、例えばヒ素をイオン注
入し、ｎ領域（４０１）、 （４０２）を形成する。続
いて、４００人程度の酸化膜（４０３）を基板表面に成
長させ、第４図０に示すようにうすい酸化膜を形成する
領域（４０４）の酸化膜（４０３）を除去する。次に、
（Ｃ）に示すように１００人程度のうすい酸化膜（４０
５）を成長させ、多結晶シリコン層（４０６）を堆積す
る。次に顧に示すように多結晶シリコン（４０６）を所
望の形状にパターニングし選択トランジスタゲート（４
０７） 、浮遊ゲート（４０８）を形成する。最後に（
ｅ）に示すように低濃度ｎ型不純物層（４０８） 、
（４０９）を例えばリンのイオン注入により形成し、更
にｎ十不純物層（４１０）、 （４１１）を例えばヒ素
のイオン注入により形成した侵、保護膜（４１２）を堆
積し、コンタクト穴を開口し、Ｍ配線（４１３）を形成
する。尚、図面には明示しなかったが制御ゲートとなる
ｍ型不純物領域も同時に（ハ）の断面の工程において形
成される。
に示すようにｐ型シリコン基板（４００）表面に素子分
離用の厚い酸化膜を形成した後、例えばヒ素をイオン注
入し、ｎ領域（４０１）、 （４０２）を形成する。続
いて、４００人程度の酸化膜（４０３）を基板表面に成
長させ、第４図０に示すようにうすい酸化膜を形成する
領域（４０４）の酸化膜（４０３）を除去する。次に、
（Ｃ）に示すように１００人程度のうすい酸化膜（４０
５）を成長させ、多結晶シリコン層（４０６）を堆積す
る。次に顧に示すように多結晶シリコン（４０６）を所
望の形状にパターニングし選択トランジスタゲート（４
０７） 、浮遊ゲート（４０８）を形成する。最後に（
ｅ）に示すように低濃度ｎ型不純物層（４０８） 、
（４０９）を例えばリンのイオン注入により形成し、更
にｎ十不純物層（４１０）、 （４１１）を例えばヒ素
のイオン注入により形成した侵、保護膜（４１２）を堆
積し、コンタクト穴を開口し、Ｍ配線（４１３）を形成
する。尚、図面には明示しなかったが制御ゲートとなる
ｍ型不純物領域も同時に（ハ）の断面の工程において形
成される。
この様な素子を半導体基板上に集積形成した記憶装置の
ブロック図を第５図に示す。記憶素子をマトリックス状
に配置したメモリセルマトリックスと、それらを選択す
るカラムデコーダ、ロウデコーダ、外部とデータのやり
とりを行うＩ１０回路、高電圧を供給する昇圧回路、こ
れらを制御する制御回路等より構成されている。本装置
においては、書き換えを行う際、Ｉ１０回路を通してと
り込まれたデータがカラムデコーダ、ロウデコーダによ
り選ばれたセルに送られ、データに応じて２本のＭ配線
のどちらかに高電圧、他に低電圧が与えられる。また、
外部よりとり込まれたデータは次々と選ばれた番地のセ
ルに送られ、高速の書き込みが実現される。
ブロック図を第５図に示す。記憶素子をマトリックス状
に配置したメモリセルマトリックスと、それらを選択す
るカラムデコーダ、ロウデコーダ、外部とデータのやり
とりを行うＩ１０回路、高電圧を供給する昇圧回路、こ
れらを制御する制御回路等より構成されている。本装置
においては、書き換えを行う際、Ｉ１０回路を通してと
り込まれたデータがカラムデコーダ、ロウデコーダによ
り選ばれたセルに送られ、データに応じて２本のＭ配線
のどちらかに高電圧、他に低電圧が与えられる。また、
外部よりとり込まれたデータは次々と選ばれた番地のセ
ルに送られ、高速の書き込みが実現される。
以上述べたように本発明の記憶装置では、不揮発性の半
導体メモリであり、かつ高速の書き換えを実現する事が
できるため、従来、使うことのできなかった大量データ
を高速でヤリとりするシステムにおいて不揮発性メモリ
を使用する事が可能となった。従来、この様な用途には
電池によるバックアップを用いたＲＡＭを用いるのが通
常であったが、電池の寿命交換等の点で制限がめったが
この点が改善される。
導体メモリであり、かつ高速の書き換えを実現する事が
できるため、従来、使うことのできなかった大量データ
を高速でヤリとりするシステムにおいて不揮発性メモリ
を使用する事が可能となった。従来、この様な用途には
電池によるバックアップを用いたＲＡＭを用いるのが通
常であったが、電池の寿命交換等の点で制限がめったが
この点が改善される。
第１図は本発明の概略を示す説明図、第２図は本発明の
詳細な説明するための回路図、第３図は本発明の一実施
例を説明するための工程断面図、第４図は本発明の一実
施例を説明するためのブロック図、第５図は従来例を説
明するための断面図である。 １００、１０１・・・番地選択トランジスタ１０２・・
・記憶トランジスタ １１０・・・半導体基板 １１１・・・ゲート絶縁
膜１１２・・・ゲート電極 １１３，１１６・・・
不純物領域１１４・・・絶縁膜領域 １１５・・・
浮遊ゲート１１７、１１８．１１９・・・高濃度不純物
領域１２０、１２１・・・金属配線 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ｃ） （ａ） （ｂ） 第２図 （ａ） （ｂ） 第８図 第４図 第５図 シθ
詳細な説明するための回路図、第３図は本発明の一実施
例を説明するための工程断面図、第４図は本発明の一実
施例を説明するためのブロック図、第５図は従来例を説
明するための断面図である。 １００、１０１・・・番地選択トランジスタ１０２・・
・記憶トランジスタ １１０・・・半導体基板 １１１・・・ゲート絶縁
膜１１２・・・ゲート電極 １１３，１１６・・・
不純物領域１１４・・・絶縁膜領域 １１５・・・
浮遊ゲート１１７、１１８．１１９・・・高濃度不純物
領域１２０、１２１・・・金属配線 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ｃ） （ａ） （ｂ） 第２図 （ａ） （ｂ） 第８図 第４図 第５図 シθ
Claims (3)
- （１）半導体基板上に形成された記憶装置であり、第１
の金属配線が接続された第１の半導体基板と逆導電型の
高濃度不純物領域と互いに隔てて形成された第２の逆導
電型の不純物領域と、該第１、第２の不純物領域間の基
板表面に絶縁膜を介して設けられた選択トランジスタの
ゲートと第２の不純物領域と互いに隔てて形成された第
３の逆導電型の不純物領域と、該第２、第３の不純物領
域間の基板表面に絶縁膜を介して設置され、該第２の不
純物領域上で該絶縁膜よりもうすい絶縁膜を介して設置
された浮遊ゲートと、第２の金属配線が接続された、前
記第１、第２、第３の不純物領域と分離された第４の基
板と逆導電型の不純物領域と該第１、第２、第３、第４
の不純物領域と分離され、前記浮遊ゲートと絶縁膜を介
して対向する第５の不純物領域と前記第４、第５の不純
物領域間の基板表面に絶縁膜を介して形成され前記選択
トランジスタのゲートと共通に接続されたゲートより成
る事を特徴とする不揮発性半導体記憶装置。 - （２）半導体基板上に形成された記憶装置であり、第１
の金属配線が接続された第１の半導体基板と逆導電型の
高濃度不純物領域と互いに隔てて形成された第２の逆導
電型の不純物領域と、該第１、第２の不純物領域間の基
板表面に絶縁膜を介して設けられた選択トランジスタの
ゲートと第２の不純物領域と互いに隔てて形成された第
３の逆導電型の不純物領域と、該第２、第３の不純物領
域間の基板表面に絶縁膜を介して設置され、該第２の不
純物領域上で該絶縁膜よりもうすい絶縁膜を介して設置
された浮遊ゲートと、第２の金属配線が接続された、前
記第１、第２、第３の不純物領域と分離された第４の基
板と逆導電型の不純物領域と該第１、第２、第３、第４
の不純物領域と分離され、前記浮遊ゲートと絶縁膜を介
して対向する第５の不純物領域と前記第４、第５の不純
物領域間の基板表面に絶縁膜を介して形成され前記選択
トランジスタのゲートと共通に接続されたゲートより成
り、前記第１、第２の金属配線には、書き込みデータに
応じて一方を高電位、他方を低電位となる電圧を印加す
る事を特徴とする不揮発性半導体記憶装置のプログラム
方法。 - （３）第１、第２の金属配線に、書き込データに応じて
一方に高電圧、他方に低電圧と印加し、選択ゲートに高
電圧を印加した後、直ちに低電位となる電圧を印加し、
記憶素子の書き込みが行われるまで保持する事を特徴と
する特許請求の範囲第１項記載の不揮発性半導体記憶装
置のプログラム方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62009024A JPS63178563A (ja) | 1987-01-20 | 1987-01-20 | 不揮発性半導体記憶装置及びそのプログラム方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62009024A JPS63178563A (ja) | 1987-01-20 | 1987-01-20 | 不揮発性半導体記憶装置及びそのプログラム方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63178563A true JPS63178563A (ja) | 1988-07-22 |
Family
ID=11709087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62009024A Pending JPS63178563A (ja) | 1987-01-20 | 1987-01-20 | 不揮発性半導体記憶装置及びそのプログラム方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
-
1987
- 1987-01-20 JP JP62009024A patent/JPS63178563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7212425B2 (en) | 1990-07-12 | 2007-05-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7336535B2 (en) | 1990-07-12 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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