JPS63181518A

JPS63181518A - デジタルオ−ルパスフイルタ

Info

Publication number: JPS63181518A
Application number: JP1253787A
Authority: JP
Inventors: Toru Miyazaki; 通宮崎; Hiroshi Matsue; 寛史松江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-23
Filing date: 1987-01-23
Publication date: 1988-07-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、デジタルフィルタに係り、特に周波数的に
は全ての周波数領域の信号を通過させ、位Ｆ目のみを変
化させる特性を有するデジタルオールバスフィルタの改
良に関する。

（従来の技術）近時、画像機器や音響機器等の分野では、アナログデー
タをデジタルデータに変換して各種のデータ処理を行な
う傾向にある。この場合、デジタルフィルタは、非常に
重要な構成要素となっている。そして、特に、デジタル
フィルタの中でも、・・・（１）なる伝達関数を有するものは、周波数的には全ての周波
数領域の信号を通過させ、位相のみを変化させるという
特性を有しており、デジタルオールパスフィルタと称せ
られている。

第３図は、従来の２次のデジタルオールパスフィルタを
示すものである。すなわち、入力端子１１に供給された
デジタルデータは、一定周期の基準クロック信号Φに基
づいてラッチ動作を行なうＤタイプフリップフロップ回
路（以下Ｄ−ＦＦ回路という）　１２．１３によって、
フィルタ演算に必要な温遅延されるとともに、乗算回路
１４．１５によってフィルタ演算に必要な所定の係数が
乗算された後、加算回路１６で加算される。

そして、上記Ｄ−ＦＦ回路１２．１３、乗算回路１４゜
１５及び加算回路１６よりなる回路部１７が、上記（１
）式の分子の部分の計算を行なっている。

その後、加算回路１６の出力信号は、加算回路１８に供
給される。この加算回路１８の出力は、上記基準クロッ
ク信号Φに基づいてランチ動作を行なうＤ−ＦＦ回路１
９．２０によって、フィルタ演算に必要な量遅延される
とともに、乗算回路２１．２２によってフィルタ演算に
必要な所定の係数が乗算された後、ｉｌび加算回路１８
で加算される。

そして、−１−記Ｄ−ＦＦＭ路１９．２０、乗算回路２
１゜２２及び加算回路１８よりなる回路部２３が、上記
（１）式の分母の部分の計算を行なっており、両回路部
１７゜２３が縦続接続されることによって」二足（１）
式の演算が行なわれ、出力端子２４から所望の特性をａ
するデジタルデータが得られるものである。

この場合、各乗算回路１４．１５．２１．２２で乗算す
る係数は、通常、固定係数の場合は読み出し専用メモリ
（以下ＲＯＭという）に記憶され、可変係数にする必要
がある場合には、読み出し書き込みメモリ（以下ＲＡＭ
という）に記憶される。

しかしながら、上記のような従来のデジタルオールパス
フィルタでは、係数を記憶するためのＲＯＭやＲＡＭ、
並びに加算回路ＩＧ、　１８、Ｄ−ＦＦ回路１２．　＋
３．　１９．２０及び乗算回路１４．１５．２１゜２２
等か必要で、部品数が多く構成が１（雑で大形化すると
いう問題をａしている。特に、−ｈ記憶　ＯＭやＲＡＭ
及び乗ｐ０回路＋４．１５．２１．２２は、回路構成−
に非常に広い面積を必要とするので、ＩＣ（集積回路）
化することが困難になっている。

（発明が解決しようとする問題点）以上のように、従来のデジタルオールパスフィルタは、
回路部品数が多く構成の慢雑化を招き、特にＩＣ化に適
さないという問題を有している。

そこで、この発明は１−記事情を考慮してなされたもの
で、回路部品数が少なくて済み構成簡易にしてＩＣ化に
適する極めて良好なデジタルオールパスフィルタを提供
することを目的とする。

［発明の構成］（問題点を解決するための手段）すなわち、この発明に係るデジタルオールパスフィルタ
は、入力されるデジタルデータにフィルタ演算に必要な
複数の係数をそれぞれ乗算し、一定周期の基準クロック
信号に基づいてそれぞれフィルタ演算に必要な量づつ遅
延させて加算する第１の信号処理系統を設ける。一方、
上記乗算信号を基準クロック信号に基づいてそれぞれフ
ィルタ演算に必要な量づつ遅延させ、上記加算信号と加
算する第２の信号処理系統を設ける。そして、この第２
の信号処理系統から出力される信号と、フィルタ演算す
べき入力デジタルデータとを、基準クロック信号に基づ
いて時分割的に第１の信号処理系統に導くようにしたも
のである。

（作用）上記のような構成によれば、第１の信号処理系統におけ
る乗算回路を、時分割的に使用して兼用するようにした
ので、回路部品数が少なくて済み構成簡易にしてＩＣ化
に適するようになるものである。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図は、２次のデジタルオールパスフィ
ルタを示すもので、入力デジタルデータをＵｎとし、出
力されるデジタルデータをＹｎとすると、その伝達関数
Ｇ　（ｚ）は、・・・（２）となる。以下、第２図に示すタイミング図を参照して説
明する。

まず、第１図中２５は、フィルタ演算すべきデジタルデ
ータＵｎが供給される入力端子である。この入力端子２
５に供給されたデジタルデータＵｎは、セレクタ回路２
Ｇの一方の入力端に供給される。また、このセレクタ回
路２６の他方の入力端には、後述する出力デジタルデー
タＹｎが供給される。

そして、上記セレクタ回路２Ｂは、第２図（ａ）に示す
ような一定周期の基準クロック信号に同期して、デジタ
ルデータＵｎ及びＹｎを選択的に出力する。ここで、デ
ジタルデータＵｎは、第２図（ｂ）に示すように、基準
クロック信号の１周期に対応したデータである。そして
、上記セレクタ回路２６は、第２図（Ｃ）に示すように
、基準クロック信号のＨ（ハイ）レベル期間でデジタル
データＵｎを選択し、基準クロック信号のしくロー）レ
ベル期間でデジタルデータＹｎを選択する。

ここで、上記セレクタ回路２６の出力は、乗算回路２７
．２８に供給されて所定の係数ａｌ、ａ２が乗算される
。このため、各乗算回路２７．２８からは、第２図（ｄ
）、（ｅ）に示す信号がそれぞれ出力される。

そして、上記乗算回路２７から出力される信号は、その
まま加算回路２９に供給される。また、上記乗算回路２
８から出力される信号は、Ｄ−ＦＦ回路３０によって基
学クロック信号の立下りでラッチされることにより、第
２図（ｆ）に示すようになって、加算回路２９に供給さ
れる。さらに、上記セレクタ回路２Ｇから出力される信
号は、Ｄ−ＦＦ回路３１゜３２によって基弗クロック（
Ｒ号の立下りでラッチされることにより、第２図（ｇ）
に示すようになって、加算回路２９に供給される。

ここで、−に２加算回路２９は、基弗クロック信号のＨ
レベル期間において、上記した３種類の信号、つまり第
２図（ｄ）、（ｆ）、（ｇ）に示す信号を加算する。そ
の後、この加算結果は、Ｄ−ＦＦ回路３３によって、！
！準シクロツク信号立下りでラッチされることにより、
第２図（ｈ）に示すタイミングで出力される。そして、
上記Ｄ−ＦＦ回路３３の出力が、上記した（２）式の分
子の部分の演算結果に相当している。

次に、上記Ｄ−ＦＦ回路３３の出力信号は、加算回路３
４に供給される。また、上記乗算回路２７から出力され
る信号は、Ｄ−ＦＦ回路３５によって基準クロック信号
の立上りでラッチされることにより、第２図（ｉ）に示
すようになって、加算回路３４に供給される。さらに、
上記乗算回路２８から出力される信号は、そのまま加算
回路３４に供給される。

ここで、上記加算回路３４は、上記した３種類の信号、
つまり第２図（ｅ）、（ｈ）、（ｉ）に示す信号を加算
する。その後、この加算結果は、Ｄ−ＦＦ回路３６によ
って基準クロック信号の立上りでラッチされることによ
り、第２図（ｊ）に示すタイミングで出力される。なお
、第２図（ｊ）において、χｎはＤ−ＦＦ回路３３の出
力を示している。そして、上記Ｄ−ＦＦ回路３６の出力
が、上記した（２）式の分母の部分の演算結果に相当し
、出力端子３７から出力されるとともに、セレクタ回路
２Ｇに供給される。

したがって、上記実施例のような構成によれば、乗算回
路２７．２８を、時分割的に使用して」に用するように
したので、その分、回路部品数が少なくて済み構成が簡
易となり、ｔＣ化に適するようになるものである。

なお、この発明は、上記実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果］したがって、以１―詳述したようにこの発明によれば、
回路部品数が少なくて済み構成簡易にしてＩＣ化に適す
る極めて良好なデジタルオールパスフィルタを提供する
ことができる。

【図面の簡単な説明】

第１図及び第２図はそれぞれこの発明に係るデジタルオ
ールパスフィルタの一実施例を示すブロック構成図及び
その動作を説明するためのタイミング図、第３図は従来
のデジタルオールパスフィルタを示すブロック構成図で
ある。１１・・・入力端子、１２．１３・・・Ｄ−ＦＦ回路、
１４、１５・・・乗算回路、ＩＧ・・・加算回路、１７
・・・回路部、ｌ８・・・加算回路、１９．２０・・・
Ｄ−ＦＦ回路、２１．２２・・・乗算回路、２３・・・
回路部、２４・・・出力端子、２５・・・入力端子、２
６・・・セレクタ回路、２７．２８・・・乗算回路、２
９・・・加算回路、３０〜３３・・・Ｄ−ＦＦ回路、３
４・・・加算回路、３５．３６・・・Ｄ−ＦＦ回路、３
７・・・出力端子。出願人代理人　弁理士　鈴江武彦第１図（ａ）第２図

Claims

【特許請求の範囲】

入力されるデジタルデータにフィルタ演算に必要な複数
の係数をそれぞれ乗算する複数の乗算手段と、この複数
の乗算手段から出力される各信号を一定周期の基準クロ
ック信号に基づいてそれぞれフィルタ演算に必要な量づ
つ遅延させる複数の第１の遅延手段と、この複数の第１
の遅延手段から出力される各信号を加算する第１の加算
手段と、前記複数の乗算手段から出力される各信号を前
記基準クロック信号に基づいてそれぞれフィルタ演算に
必要な量づつ遅延させる複数の第２の遅延手段と、この
複数の第２の遅延手段から出力される各信号及び前記第
１の加算手段から出力される信号を加算する第２の加算
手段と、この第２の加算手段から出力される信号とフィ
ルタ演算すべき入力デジタルデータとを前記基準クロッ
ク信号に基づいて時分割的に前記複数の乗算手段に導く
選択手段とを具備してなることを特徴とするデジタルオ
ールパスフィルタ。