JPS63183642U - - Google Patents

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JPS63183642U
JPS63183642U JP7230587U JP7230587U JPS63183642U JP S63183642 U JPS63183642 U JP S63183642U JP 7230587 U JP7230587 U JP 7230587U JP 7230587 U JP7230587 U JP 7230587U JP S63183642 U JPS63183642 U JP S63183642U
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JP
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bus
cpu
memory
dma
interface
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JP7230587U
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Description

【図面の簡単な説明】
第1図は本考案の基本的構成を示すためのコン
ピユータ制御システムの概略システム構成図、第
2図は実施例に係るオフイスコンピユータのシス
テム回路図、第3図は実施例回路の作動プロセス
を示すフローチヤート、第4図は従来技術におけ
るDMA方式を採用した場合のシステム構成図、
第5図は従来技術におけるDMA実行中のバス共
有状態を示すフローチヤートである。 1……CPU、2……メモリ、3……I/O装
置B、4……CPUバス、5……I/O装置A、
5a……I/Oインターフエース、6……転送用
メモリ、7……I/Oインターフエースのバス、
8……スイツチング回路、9……制御線、10…
…インタラプト制御線。

Claims (1)

  1. 【実用新案登録請求の範囲】 コンピユータ制御システムのDMA方式におい
    て、 メモリとI/O装置にアクセスを実行するCP
    Uバスと前記I/O装置以外のDMAを実行する
    I/O装置のI/Oインターフエースのバスとを
    分離し、前記メモリとは別のメモリ領域にある転
    送用メモリと、CPUの制御により転送用メモリ
    をCPUバスまたはI/Oインターフエースのバ
    スに切換え接続するスイツチング回路と、DMA
    を実行するI/O装置のI/Oインターフエース
    とCPUの間を接続するインタラプト制御線を設
    けたことを特徴とするDMA回路。
JP7230587U 1987-05-14 1987-05-14 Pending JPS63183642U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7230587U JPS63183642U (ja) 1987-05-14 1987-05-14

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JP7230587U JPS63183642U (ja) 1987-05-14 1987-05-14

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Publication Number Publication Date
JPS63183642U true JPS63183642U (ja) 1988-11-25

Family

ID=30915650

Family Applications (1)

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JP7230587U Pending JPS63183642U (ja) 1987-05-14 1987-05-14

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