JPS631836B2 - - Google Patents
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- Publication number
- JPS631836B2 JPS631836B2 JP55040636A JP4063680A JPS631836B2 JP S631836 B2 JPS631836 B2 JP S631836B2 JP 55040636 A JP55040636 A JP 55040636A JP 4063680 A JP4063680 A JP 4063680A JP S631836 B2 JPS631836 B2 JP S631836B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverter
- circuit
- output
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
この発明は、複数のサイリスタより成り、直流
電圧を交流電圧に変換するインバータの制御回路
に関するものである。
電圧を交流電圧に変換するインバータの制御回路
に関するものである。
この発明の対象となるインバータは、第１図に
示すようなものである。第１図において、直流電
源１は、インバータ２により負荷３に３相交流電
流の一相のものに対応するパルスの電流I0を供給
する。インバータ２は、図示なしの制御回路によ
り制御されている。即ち、インバータ２は、直流
電源１の出力端間に互に直列接続されたサイリス
タ４，５と、同様に直列接続されると共にサイリ
スタ４，５に対して並列接続されたサイリスタ
６，７とを有し、更にサイリスタ４，５の接続点
とサイリスタ６，７の接続点との間にリアクトル
８とコンデンサ９を直列接続した構成である。
示すようなものである。第１図において、直流電
源１は、インバータ２により負荷３に３相交流電
流の一相のものに対応するパルスの電流I0を供給
する。インバータ２は、図示なしの制御回路によ
り制御されている。即ち、インバータ２は、直流
電源１の出力端間に互に直列接続されたサイリス
タ４，５と、同様に直列接続されると共にサイリ
スタ４，５に対して並列接続されたサイリスタ
６，７とを有し、更にサイリスタ４，５の接続点
とサイリスタ６，７の接続点との間にリアクトル
８とコンデンサ９を直列接続した構成である。
第２図はインバータ２の動作を説明する波形図
である。第２図において、ａ，ｂ，ｃ及びｄは、
それぞれサイリスタ６，４，７，５のゲートに印
加されるゲート信号６ａ，４ａ，７ａ，５ａを示
す。時刻t0までは、サイリスタ６がオン、サイリ
スタ４がオンになつており、サイリスタ６を介し
て負荷３に電流I0が流れる。時刻t0になると、ゲ
ート信号６ａがオフ、ゲート信号４ａがオンにな
るので、サイリスタ４がオンになる。これによ
り、図示の極性で充電されていたコンデンサ９及
びリアクトル８により共振電流が流れるので、ま
ずサイリスタ６を消弧させる。時刻t1になると、
ゲート電流７ａがオンになり、サイリスタ７をオ
ンにさせ、サイリスタ４も時刻t2でオフになるの
で、転流が完了する。
である。第２図において、ａ，ｂ，ｃ及びｄは、
それぞれサイリスタ６，４，７，５のゲートに印
加されるゲート信号６ａ，４ａ，７ａ，５ａを示
す。時刻t0までは、サイリスタ６がオン、サイリ
スタ４がオンになつており、サイリスタ６を介し
て負荷３に電流I0が流れる。時刻t0になると、ゲ
ート信号６ａがオフ、ゲート信号４ａがオンにな
るので、サイリスタ４がオンになる。これによ
り、図示の極性で充電されていたコンデンサ９及
びリアクトル８により共振電流が流れるので、ま
ずサイリスタ６を消弧させる。時刻t1になると、
ゲート電流７ａがオンになり、サイリスタ７をオ
ンにさせ、サイリスタ４も時刻t2でオフになるの
で、転流が完了する。
負荷３は、図示なしの他の相のインバータから
も交流電流が供給されているので、負荷３からの
電流は、サイリスタ７を介して流れるようにな
る。時刻t3になると、ゲート信号７ａがオフ、ゲ
ート信号５ａがオンになるので、サイリスタ５が
オンになり、前述と同じような動作によりサイリ
スタ７を消弧させ、次いでサイリスタ５を消弧さ
せる。
も交流電流が供給されているので、負荷３からの
電流は、サイリスタ７を介して流れるようにな
る。時刻t3になると、ゲート信号７ａがオフ、ゲ
ート信号５ａがオンになるので、サイリスタ５が
オンになり、前述と同じような動作によりサイリ
スタ７を消弧させ、次いでサイリスタ５を消弧さ
せる。
このような転流の周波数を高めるべく、ゲート
信号４ａ，６ａ，７ａ，５ａの周期を短縮して行
くと、サイリスタ４が消弧しないうちにサイリス
タ５が点弧するような状態に至る。このような状
態は電源１の出力端を短絡するものであるから、
周波数はこの状態に至る前のものに制限されなけ
ればならない。即ち、サイリスタ６，７間の転流
には、電源短絡防止のための転流禁止時間即ちパ
ルス・オフ期間を必要とする。
信号４ａ，６ａ，７ａ，５ａの周期を短縮して行
くと、サイリスタ４が消弧しないうちにサイリス
タ５が点弧するような状態に至る。このような状
態は電源１の出力端を短絡するものであるから、
周波数はこの状態に至る前のものに制限されなけ
ればならない。即ち、サイリスタ６，７間の転流
には、電源短絡防止のための転流禁止時間即ちパ
ルス・オフ期間を必要とする。
従来は、このようなパルス・オフ期間を検出
し、インバータを適正に動作し得ることを示すイ
ンバータの制御回路がなかつた。
し、インバータを適正に動作し得ることを示すイ
ンバータの制御回路がなかつた。
この発明は、上記のような問題点を解消するた
めになされたもので、ゲート信号を得る際、イン
バータのパルス・オフ期間を満足するか否かを示
す信号を得ることにより、インバータを適正に動
作させることができるインバータの制御回路を得
ることを目的とする。
めになされたもので、ゲート信号を得る際、イン
バータのパルス・オフ期間を満足するか否かを示
す信号を得ることにより、インバータを適正に動
作させることができるインバータの制御回路を得
ることを目的とする。
以下、この発明の一実施例を示す第３図の回路
図、及びその動作の波形を示す第４図の波形図を
参照して詳細を説明する。第３図において、３相
のうちの特定の１相に対応して設けられた図示な
しのインバータより出力される交流電圧に関連し
て、搬送波信号発生回路１０は第４図ａに示す搬
送波信号１０ａを発生し、変調波信号発生回路１
１は第４図ａに示す変調波信号１１ａを発生す
る。搬送波信号１０ａ及び変調波信号１１ａを入
力する比較回路１２は、前者が後者より大となる
期間でローとなる信号１２ａ（第４図ｂ）を出力
する。この信号１２ａを入力する信号発生回路１
３は該入力信号１２ａの立上りを検出して最小パ
ルス・オフ期間に対応するパルス幅の信号１３ａ
（第４図ｃ）を出力する。この信号１３ａはオ
ア・ゲート１４と検知回路１６に入力される。イ
ンバータ１５は上記比較回路１２の出力信号１２
ａを反転し、信号１５ａ（第４図ｄ）として検知
回路１６に入力する。
図、及びその動作の波形を示す第４図の波形図を
参照して詳細を説明する。第３図において、３相
のうちの特定の１相に対応して設けられた図示な
しのインバータより出力される交流電圧に関連し
て、搬送波信号発生回路１０は第４図ａに示す搬
送波信号１０ａを発生し、変調波信号発生回路１
１は第４図ａに示す変調波信号１１ａを発生す
る。搬送波信号１０ａ及び変調波信号１１ａを入
力する比較回路１２は、前者が後者より大となる
期間でローとなる信号１２ａ（第４図ｂ）を出力
する。この信号１２ａを入力する信号発生回路１
３は該入力信号１２ａの立上りを検出して最小パ
ルス・オフ期間に対応するパルス幅の信号１３ａ
（第４図ｃ）を出力する。この信号１３ａはオ
ア・ゲート１４と検知回路１６に入力される。イ
ンバータ１５は上記比較回路１２の出力信号１２
ａを反転し、信号１５ａ（第４図ｄ）として検知
回路１６に入力する。
この検知回路１６は上記の信号１３ａ，１５ａ
を入力し、信号１３ａにより上記比較回路１２の
出力信号１２ａのパルス幅を調べ前記期間を満足
しないときは前記転流の禁止を示す第４図ｅの信
号１６ａをオア・ゲート２１に出力する。
を入力し、信号１３ａにより上記比較回路１２の
出力信号１２ａのパルス幅を調べ前記期間を満足
しないときは前記転流の禁止を示す第４図ｅの信
号１６ａをオア・ゲート２１に出力する。
上記オア・ゲート１４は、信号１２ａ，１３ａ
間の論理和をとり、第４図ｆに示す信号１４ａを
信号発生回路１７と検知回路２０に入力し、更に
インバータ１８により信号１８ａ（第４図ｉ）と
してオア・ゲート１９に入力する。
間の論理和をとり、第４図ｆに示す信号１４ａを
信号発生回路１７と検知回路２０に入力し、更に
インバータ１８により信号１８ａ（第４図ｉ）と
してオア・ゲート１９に入力する。
信号発生回路１７は、信号発生回路１３と同様
にサイリスタの転流ターンオフ時間等から決まる
最小パルスオフ期間に対応するパルス幅の信号１
７ａを信号１４ａの立下りを検出して発生する。
そして、信号１７ａ（第４図ｇ）は、オア・ゲー
ト１９及び検出回路２０に入力される。オア・ゲ
ート１９は、信号１７ａ，１８ａの論理和とその
反転をとり、第４図ｊに示す信号１９ａを出力す
る。この信号１９ａは第１図のインバータを構成
するサイリスタ４〜７のゲート信号となるもの
で、上記オア・ゲート１４、信号発生回路１７、
インバータ１８、オア・ゲート１９とはゲート信
号出力回路を構成する。
にサイリスタの転流ターンオフ時間等から決まる
最小パルスオフ期間に対応するパルス幅の信号１
７ａを信号１４ａの立下りを検出して発生する。
そして、信号１７ａ（第４図ｇ）は、オア・ゲー
ト１９及び検出回路２０に入力される。オア・ゲ
ート１９は、信号１７ａ，１８ａの論理和とその
反転をとり、第４図ｊに示す信号１９ａを出力す
る。この信号１９ａは第１図のインバータを構成
するサイリスタ４〜７のゲート信号となるもの
で、上記オア・ゲート１４、信号発生回路１７、
インバータ１８、オア・ゲート１９とはゲート信
号出力回路を構成する。
一方、上記検出回路２０は、検出回路１６と同
様に信号１７ａ、信号１４ａを入力し、信号１７
ａにより上記オアゲート１４の出力信号１４ａの
パルス幅を調べ、前記最小オフパルス期間を満足
しないときは転流の禁止を示す第４図ｈの信号２
０ａを出力し、これをオア・ゲート２１に供給す
る。なお、本説明においては、転流の禁止を信号
１６ａにて示し、信号２０ａでは転流の禁止を必
要としない最小オフパルス期間を満足した場合を
示している。オア・ゲート２１は、信号１６ａ，
２０ａの論理和をとり、第４図ｋに示すサイリス
タの転流の禁止を示す信号２１ａを出力する。こ
の信号２１ａはインバータを構成するサイリスタ
の転流の禁止を示す信号、つまり、パルス・オフ
期間を示す信号となる。従つて、この信号２１ａ
を利用して転流の周波数を制限することにより、
インバータを適正に動作させることができる。
様に信号１７ａ、信号１４ａを入力し、信号１７
ａにより上記オアゲート１４の出力信号１４ａの
パルス幅を調べ、前記最小オフパルス期間を満足
しないときは転流の禁止を示す第４図ｈの信号２
０ａを出力し、これをオア・ゲート２１に供給す
る。なお、本説明においては、転流の禁止を信号
１６ａにて示し、信号２０ａでは転流の禁止を必
要としない最小オフパルス期間を満足した場合を
示している。オア・ゲート２１は、信号１６ａ，
２０ａの論理和をとり、第４図ｋに示すサイリス
タの転流の禁止を示す信号２１ａを出力する。こ
の信号２１ａはインバータを構成するサイリスタ
の転流の禁止を示す信号、つまり、パルス・オフ
期間を示す信号となる。従つて、この信号２１ａ
を利用して転流の周波数を制限することにより、
インバータを適正に動作させることができる。
なお、前記実施例は多相交流の１相について説
明したもので、他の相についても前記実施例と同
じような構成の制御回路が備えられる。また、こ
のような制御回路は、その論理機能に基づき、
種々の変形が容易に達成できるのは明らかであ
る。
明したもので、他の相についても前記実施例と同
じような構成の制御回路が備えられる。また、こ
のような制御回路は、その論理機能に基づき、
種々の変形が容易に達成できるのは明らかであ
る。
以上のようにこの発明によれば、インバータを
構成するサイリスタのゲート信号を得る際、イン
バータのパルス・オフ期間を満足するか否かを示
す信号、つまり、サイリスタの転流を禁止する信
号を出力するようにしたので、インバータを適正
に動作させることが容易となる効果がある。
構成するサイリスタのゲート信号を得る際、イン
バータのパルス・オフ期間を満足するか否かを示
す信号、つまり、サイリスタの転流を禁止する信
号を出力するようにしたので、インバータを適正
に動作させることが容易となる効果がある。
第１図はインバータの回路図、第２図は第１図
に示すインバータを動作させるゲート信号の波形
図、第３図はこの発明の一実施例を示すインバー
タの制御回路の回路図、第４図は第３図に示す制
御回路の動作における波形図である。 １０，１１，１３，１７……信号発生回路、１
２……比較回路、１６，２０……検知回路。
に示すインバータを動作させるゲート信号の波形
図、第３図はこの発明の一実施例を示すインバー
タの制御回路の回路図、第４図は第３図に示す制
御回路の動作における波形図である。 １０，１１，１３，１７……信号発生回路、１
２……比較回路、１６，２０……検知回路。
Claims (1)
- １ 複数のサイリスタより成るインバータと、こ
のインバータより出力される交流電圧に関連して
搬送波信号を発生する搬送波信号発生回路および
変調波信号を発生する変調波信号発生回路と、前
記搬送波信号レベルが前記変調波信号レベルを超
える期間を検出する比較回路と、この比較回路の
出力の変化点を検出して前記インバータを構成す
るサイリスタの転流を禁止させるべき期間に対応
されたパルス幅のパルス信号を発生する信号発生
回路と、前記パルス信号あるいは前記比較回路の
出力に基づいて前記インバータを構成するサイリ
スタのゲート信号を出力するゲート信号出力回路
と、前記パルス信号により前記比較回路の出力信
号のパルス幅を調べ前記期間を満足しないときは
前記転流の禁止を示す信号を出力する検知回路
と、を備えたインバータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063680A JPS56136184A (en) | 1980-03-28 | 1980-03-28 | Controlling device of inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063680A JPS56136184A (en) | 1980-03-28 | 1980-03-28 | Controlling device of inverter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56136184A JPS56136184A (en) | 1981-10-24 |
| JPS631836B2 true JPS631836B2 (ja) | 1988-01-14 |
Family
ID=12586035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063680A Granted JPS56136184A (en) | 1980-03-28 | 1980-03-28 | Controlling device of inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56136184A (ja) |
-
1980
- 1980-03-28 JP JP4063680A patent/JPS56136184A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56136184A (en) | 1981-10-24 |
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