JPS63184366A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS63184366A JPS63184366A JP62016503A JP1650387A JPS63184366A JP S63184366 A JPS63184366 A JP S63184366A JP 62016503 A JP62016503 A JP 62016503A JP 1650387 A JP1650387 A JP 1650387A JP S63184366 A JPS63184366 A JP S63184366A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain region
- gate electrode
- capacitance
- junction capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳＦＥＴにより構成される増幅回路
に関する。
に関する。
従来、この種の増幅回路に用いられるＭＯＳＦＥＴの形
状としては第４図に示すＰ型ＭＯＳＦＥＴの例がある。
状としては第４図に示すＰ型ＭＯＳＦＥＴの例がある。
２１はＮ型ウェル、２２はゲート電極、２７．２８．２
９は各々Ｐ型ソース・ドレイン領域である。
９は各々Ｐ型ソース・ドレイン領域である。
ソース・ドレイン領域底面の単位面積当りの容量をＣＢ
Ｏ、ソース・ドレイン領域側面の単位長当りの容量をＣ
８ｏとし、ソース・ドレイン領域２７゜２８．２９の各
々の接合容量をＣ、Ｃ。
Ｏ、ソース・ドレイン領域側面の単位長当りの容量をＣ
８ｏとし、ソース・ドレイン領域２７゜２８．２９の各
々の接合容量をＣ、Ｃ。
ＡＯＩ ＡＯ２
ＣＡｏ３とすると、それらの値は次式により与えられる
。
。
ＣＡｏｌ−ＷＯ３・ＷＯ４・Ｃ８ｏ＋２・ （Ｗ０３＋
ＷＯ４）・Ｃ８゜ ０Ａｏ２−ＷＯ３・ＷＯ４・Ｃ３゜＋２・（ＷＯ３＋Ｗ
０４）・ＯＳ。
ＷＯ４）・Ｃ８゜ ０Ａｏ２−ＷＯ３・ＷＯ４・Ｃ３゜＋２・（ＷＯ３＋Ｗ
０４）・ＯＳ。
Ｃ＝ＷＯ３ｆ−ＷＯ４−Ｃ８ｏ＋２ ” （Ｗ０３Ｏ３
＋ＷＯ４） ・Ｃ３゜
ここで、ＷＯ３はチャネル長である。
第５図は能動負荷を有する相補型ＭＯＳＦＥＴによる差
動増幅器の回路図である。
動増幅器の回路図である。
この差動増幅器は、差動入力端子１０１，１０２、電流
源ＴＳ、Ｎ型ＭＯＳＦＥＴＭＮＯｌ。
源ＴＳ、Ｎ型ＭＯＳＦＥＴＭＮＯｌ。
ＭＮＯ２、Ｐ型ＭＯＳＦＥＴによる能動負荷ＭＰＯ１，
ＭＰＯ２、節点ＮＯ１，ＮＯ２、電源端子■８３．Ｖｄ
ｄで構成されている。ＣＯｌ、ＣＯ２は各々節点ＮＯ２
、出力端子００１に寄生する容する容量であり、ＣＯｌ
はＮ型ＭＯＳＦＥＴＭＮＯｌのドレイン接合容量と能動
負荷ＭＰＯＩのドレイン容量並びにＰ型ＭＯＳＦＥＴＭ
ＰＯｌ。
ＭＰＯ２、節点ＮＯ１，ＮＯ２、電源端子■８３．Ｖｄ
ｄで構成されている。ＣＯｌ、ＣＯ２は各々節点ＮＯ２
、出力端子００１に寄生する容する容量であり、ＣＯｌ
はＮ型ＭＯＳＦＥＴＭＮＯｌのドレイン接合容量と能動
負荷ＭＰＯＩのドレイン容量並びにＰ型ＭＯＳＦＥＴＭ
ＰＯｌ。
ＭＰＯ２のゲート容量の総和、一方ＣＯ２はＮ型ＭＯＳ
ＦＥＴＭＮＯ２のドレイン容量並びにＰ型ＭＯＳＦＥＴ
ＭＰＯ２のドレイン容量の和である。 第６図は従来の
素子形状により、第５図に示した差動増幅器の差動入力
部並びに能動負荷の回路を構成したものである。３１は
Ｎ型ソース・ドレイン領域、３２．３３はゲート電極、
３６゜３７はソース・ドレイン領域である。
ＦＥＴＭＮＯ２のドレイン容量並びにＰ型ＭＯＳＦＥＴ
ＭＰＯ２のドレイン容量の和である。 第６図は従来の
素子形状により、第５図に示した差動増幅器の差動入力
部並びに能動負荷の回路を構成したものである。３１は
Ｎ型ソース・ドレイン領域、３２．３３はゲート電極、
３６゜３７はソース・ドレイン領域である。
上述した従来のＭＯＳ ＦＥＴを有する増幅回路は、
ＭＯＳ ＦＥＴのソース・ドレイン領域の形状が回路
構成に依らず定められており、即ちソース・ドレイン領
域の接合容量が無視できる電源端子等へのソース・ドレ
イン領域の接続側と、他方の接合容量が回路動作に大き
く作用するソース・ドレイン領域の側とが同一の形状に
作られており、ソース・ドレイン領域の接合容量は回路
性能への影響いかんにかかわらず平均化されて定まって
いるので、全体として回路動作速度を低下させてしまう
という欠点がある。
ＭＯＳ ＦＥＴのソース・ドレイン領域の形状が回路
構成に依らず定められており、即ちソース・ドレイン領
域の接合容量が無視できる電源端子等へのソース・ドレ
イン領域の接続側と、他方の接合容量が回路動作に大き
く作用するソース・ドレイン領域の側とが同一の形状に
作られており、ソース・ドレイン領域の接合容量は回路
性能への影響いかんにかかわらず平均化されて定まって
いるので、全体として回路動作速度を低下させてしまう
という欠点がある。
本発明の相補型ＭＯＳＦＥＴにより構成される増幅回路
は、ソース接地トランジスタのドレイン電極および能動
負荷トランジスタのドレイン電極が各々ゲート電極によ
り囲まれる構成を有している。
は、ソース接地トランジスタのドレイン電極および能動
負荷トランジスタのドレイン電極が各々ゲート電極によ
り囲まれる構成を有している。
（作用〕
ＭＯＳ ＦＥＴのソース・ドレイン領域が電源端子等
に接続されるか否かにより、ＭＯＳ ＦＥＴのソース
・ドレイン領域の形状を変えることによって回路動作速
度に影響するＭＯＳ ＦＥＴのソース・ドレイン領域
における接合容量およびバルク抵抗を抑えることができ
るので、総じて回路の高速動作を実現しうる。
に接続されるか否かにより、ＭＯＳ ＦＥＴのソース
・ドレイン領域の形状を変えることによって回路動作速
度に影響するＭＯＳ ＦＥＴのソース・ドレイン領域
における接合容量およびバルク抵抗を抑えることができ
るので、総じて回路の高速動作を実現しうる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体集積回路装置の一実施例のＰ型
ＭＯＳＦＥＴの形状図である。１はＮ型ウェル、２はゲ
ート電極、４は電源端子に接続されるＰ型態動領域、５
はゲート電極２により囲まれたＰ型ソース・ドレイン領
域である。
ＭＯＳＦＥＴの形状図である。１はＮ型ウェル、２はゲ
ート電極、４は電源端子に接続されるＰ型態動領域、５
はゲート電極２により囲まれたＰ型ソース・ドレイン領
域である。
ソース・ドレイン領域５のもつ接合容ｆｆｌ ＣＡｏは
底面の単位面積当りの容量をＣＢＯ’側面の単位長当り
の容量をＣ８ｏとすると次式により示されるＣ ＝Ｗ
Ｏ１−ＷＯ２−Ｃ，ｏ＋２ （ＷＯ１＋八〇 Ｗへ２） ・Ｃｓ。
底面の単位面積当りの容量をＣＢＯ’側面の単位長当り
の容量をＣ８ｏとすると次式により示されるＣ ＝Ｗ
Ｏ１−ＷＯ２−Ｃ，ｏ＋２ （ＷＯ１＋八〇 Ｗへ２） ・Ｃｓ。
ここで、２・（ＷＯ１＋ＷＯ２）はヂャネル長である。
なお、本実施例によれば、能動領域４は電源端子等に接
続されるため接合容量の影響は無いと考えられる。
続されるため接合容量の影響は無いと考えられる。
第２図は本発明の集積回路装置の一実施例のＰ型ＭＯＳ
ＦＥＴの形状図である。第１図と異なる点はチャネル長
を大きくとれるように、ゲート電極により囲まれたソー
ス・ドレイン領域の数を増した例である。１はＮ型ウェ
ル、２，３はグー上電極、４は電源端子に接続されるＰ
型ソース・ドレイン領域、５，６は各々ゲート電極２，
３により囲まれたＰ型ソース・ドレイン領域である。
ＦＥＴの形状図である。第１図と異なる点はチャネル長
を大きくとれるように、ゲート電極により囲まれたソー
ス・ドレイン領域の数を増した例である。１はＮ型ウェ
ル、２，３はグー上電極、４は電源端子に接続されるＰ
型ソース・ドレイン領域、５，６は各々ゲート電極２，
３により囲まれたＰ型ソース・ドレイン領域である。
ソース・ドレイン領域５，６のもつ接合容量を各々Ｃ１
ＣＡｏ６とすると第１図のソース・ドレＯ５ イン領域５のもつ接合容量と同様に次式により示される
。
ＣＡｏ６とすると第１図のソース・ドレＯ５ イン領域５のもつ接合容量と同様に次式により示される
。
ＣＡ０５−ＣＡ０６
−ＷＯ１−ＷＯ２−Ｃ０゜＋ ２ （ＷＯ１＋ＷＯ２）
−Ｃ３Ｑ である。
−Ｃ３Ｑ である。
本実施例によれば２．４．５より成るＭＯＳＦＥＴと３
．４．６より成るＭＯＳ ＦＥＴはソース・ドレイン
領域の片側が電源端子に接続されている点を除いて独立
した２つのＭＯＳ ＦＥＴとして使用できるばかりで
なくゲート電極２．３並びにソース・ドレイン領域５，
６の各々を接続することによりゲート幅が２倍のＭＯＳ
ＦＥＴを容易に実現可能である。
．４．６より成るＭＯＳ ＦＥＴはソース・ドレイン
領域の片側が電源端子に接続されている点を除いて独立
した２つのＭＯＳ ＦＥＴとして使用できるばかりで
なくゲート電極２．３並びにソース・ドレイン領域５，
６の各々を接続することによりゲート幅が２倍のＭＯＳ
ＦＥＴを容易に実現可能である。
第３図は第５図に示した差動増幅器の回路に本発明を応
用した例を示している。１１はＮ型ソース・ドレイン領
域、１２．１３はゲート電極、１４．１５はソース・ド
レイン領域である。本差動増幅器は回路の構成上能動負
荷の抵抗並びに差動出力端の容量ＣＯ１，ＧＯ２により
形成される時定数回路が、動作周波数帯域の制限に対し
最も支配的であるためＣＯｌ、ＣＯ２の値はできるかぎ
り小さくすることが要求される。
用した例を示している。１１はＮ型ソース・ドレイン領
域、１２．１３はゲート電極、１４．１５はソース・ド
レイン領域である。本差動増幅器は回路の構成上能動負
荷の抵抗並びに差動出力端の容量ＣＯ１，ＧＯ２により
形成される時定数回路が、動作周波数帯域の制限に対し
最も支配的であるためＣＯｌ、ＣＯ２の値はできるかぎ
り小さくすることが要求される。
以上説明したように本発明は、電源端子に接続されるＭ
ＯＳ ＦＥＴの電源端子に接続されないソース・ドレ
イン領域をゲート電極により囲み込む構成としたことに
より、回路の性能に大きな影響を与えるソース・ドレイ
ン領域の底面積および周囲長を最小限に抑え得るのでソ
ース・ドレイン領域の接合容量を小さくでき、総じて回
路動作の高速化が可能となる効果がある。
ＯＳ ＦＥＴの電源端子に接続されないソース・ドレ
イン領域をゲート電極により囲み込む構成としたことに
より、回路の性能に大きな影響を与えるソース・ドレイ
ン領域の底面積および周囲長を最小限に抑え得るのでソ
ース・ドレイン領域の接合容量を小さくでき、総じて回
路動作の高速化が可能となる効果がある。
第１図は本発明の半導体集積回路装置の一実施例のＰ型
ＭＯＳＦＥＴの形状図、第２図は本発明の半導体集積回
路装置の一実施例のＰ型ＭＯＳＦＥＴの素子数を２つに
した場合の形状図、第３図は本発明の素子形状を応用し
た能動負荷をもつ、相補型ＭＯＳＦＥＴによる差動入力
部のレイアウト図、第４図は従来のＰ型ＭＯ３ＦＥＴ形
状図、第５図は能動負荷をもつ相補型ＭＯＳＦＥＴによ
る差動増幅器の回路図、第６図は従来の素子形状により
構成された能動負荷をもつ相補型ＭＯ３ＦＥＴによる差
動入力部のレイアウト図である。 １・・・Ｎウェル、 ２・・・ゲート電極、３・・
・ゲート電極、 ４・・・電源端子に接続されるソース・ドレイン領域、 ５・・・ゲート電極に囲まれたソース・ドレイン領域、 ６・・・ゲートに囲まれたソース・ドレイン領域、７・
・・ソース・ドレイン領域、 ８・・・ソース・ドレイン領域、 ９・・・ソース・ドレイン領域、 １０１・・・差動入力端子、 ＩＯ２・・・差動入力端子、 ＮＯｌ・・・節点、 ＮＯ２・・・節点、００１
・・・出力端子、 Ｉｓ・・・電流源、ＭＰＯｌ・・
・Ｐ型ＭＯＳＦＥＴ。 ＭＰＯ２・・・Ｐ型ＭＯ８ＦＥＩ、 ＭＮＯｌ・・・Ｎ型ＭＯＳＦＥＴ。 ＭＮＯ２・・・Ｎ型ＭＯＳＦＥＴ。 ＣＯｌ・・・容量、 ＣＯ２・・・容量、１１・
・・Ｎ型ソース・ドレイン領域、１２・・・ゲート電極
、 １３・・・ゲート電極、１４・・・ゲート電極１
２に囲まれたソース・ドレイン領域、 １５・・・ゲート電極１３に囲まれたソース・ドレイン
領域、 １６・・・ソース・ドレイン領域、 １７・・・ソース・ドレイン領域。
ＭＯＳＦＥＴの形状図、第２図は本発明の半導体集積回
路装置の一実施例のＰ型ＭＯＳＦＥＴの素子数を２つに
した場合の形状図、第３図は本発明の素子形状を応用し
た能動負荷をもつ、相補型ＭＯＳＦＥＴによる差動入力
部のレイアウト図、第４図は従来のＰ型ＭＯ３ＦＥＴ形
状図、第５図は能動負荷をもつ相補型ＭＯＳＦＥＴによ
る差動増幅器の回路図、第６図は従来の素子形状により
構成された能動負荷をもつ相補型ＭＯ３ＦＥＴによる差
動入力部のレイアウト図である。 １・・・Ｎウェル、 ２・・・ゲート電極、３・・
・ゲート電極、 ４・・・電源端子に接続されるソース・ドレイン領域、 ５・・・ゲート電極に囲まれたソース・ドレイン領域、 ６・・・ゲートに囲まれたソース・ドレイン領域、７・
・・ソース・ドレイン領域、 ８・・・ソース・ドレイン領域、 ９・・・ソース・ドレイン領域、 １０１・・・差動入力端子、 ＩＯ２・・・差動入力端子、 ＮＯｌ・・・節点、 ＮＯ２・・・節点、００１
・・・出力端子、 Ｉｓ・・・電流源、ＭＰＯｌ・・
・Ｐ型ＭＯＳＦＥＴ。 ＭＰＯ２・・・Ｐ型ＭＯ８ＦＥＩ、 ＭＮＯｌ・・・Ｎ型ＭＯＳＦＥＴ。 ＭＮＯ２・・・Ｎ型ＭＯＳＦＥＴ。 ＣＯｌ・・・容量、 ＣＯ２・・・容量、１１・
・・Ｎ型ソース・ドレイン領域、１２・・・ゲート電極
、 １３・・・ゲート電極、１４・・・ゲート電極１
２に囲まれたソース・ドレイン領域、 １５・・・ゲート電極１３に囲まれたソース・ドレイン
領域、 １６・・・ソース・ドレイン領域、 １７・・・ソース・ドレイン領域。
Claims (1)
- 相補型ＭＯＳＦＥＴにより構成された増幅回路において
、ソース接地トランジスタのドレイン電極および能動負
荷トランジスタのドレイン電極が各々ゲート電極により
囲まれていることを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016503A JPS63184366A (ja) | 1987-01-26 | 1987-01-26 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016503A JPS63184366A (ja) | 1987-01-26 | 1987-01-26 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63184366A true JPS63184366A (ja) | 1988-07-29 |
Family
ID=11918077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016503A Pending JPS63184366A (ja) | 1987-01-26 | 1987-01-26 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654828A3 (en) * | 1993-11-19 | 1995-08-30 | Optical Imaging Syst | TFT with low parasitic capacitance. |
-
1987
- 1987-01-26 JP JP62016503A patent/JPS63184366A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654828A3 (en) * | 1993-11-19 | 1995-08-30 | Optical Imaging Syst | TFT with low parasitic capacitance. |
| US5614427A (en) * | 1993-11-19 | 1997-03-25 | Ois Optical Imaging Systems, Inc. | Method of making an array of TFTs having reduced parasitic capacitance |
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