JPS6220377A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、Ｍ　Ｎ　ＯＳ　（Ｍｅｔａｌ　Ｎｊ、ｔｒｉｄｅ　
０ｘｉｄｅＳ　ｅｍｉｃｏｎｄｕｃｔｏｒ）構造の電界
効果トランジスタを有する半導体集積回路装置に適用し
て有効な技術に関するものである。

［背景技術］ 電気的に情報の消去が可能な不揮発性記憶機能を備えた
半導体集積回路装置（ＥＥＰＲＯＭ）のメモリセルは、
ＭＮＯ３構造の電界効果トランジスタで構成している。

ＭＮＯ８構造の電界効果トランジスタは、酸化シリコン
膜上部に窒化シリコン膜を重ねたゲート絶縁膜で構成さ
れている。

メモリセルの情報の書込は、半導体基板に存在する情報
となる電荷がトンネル効果で前記酸化シリコン膜と窒化
シリコン膜との界面にトラップされることでなされる。

また、メモリセルの情報の消去は、前記情報の書込と反
対の動作によりなされる。

このような情報の書込又は消去を行うメモリセルのゲー
ト絶縁膜は、トンネル効果が生じるように、数＋［入］
程度の極めて薄い膜厚の酸化シリコン膜で構成さ九てい
る。さらに、ゲート電極とソース領域及びドレイン領域
との間に、１５［Ｖ］程度の高電圧が印加されている。

この種のＥＥＰＲＯＭにおいて、前記ゲート電極の窒化
シリコン膜は、通常熱リン酸でエツチングされている。

このエツチングは、所謂サイドエツチングを生じさせ、
窒化シリコン膜をゲート電極よりも小さなパターンで形
成してしまう。すなわち、ゲート電極は、窒化シリコン
膜から突出したオーバハング形状で構成され、このゲー
ト絶縁膜端部がその他の部分に比べて薄い膜厚で形成さ
れる。このため、本発明者は、電界効果トランジスタの
ゲート絶縁膜端部の絶縁耐圧が極めて低いため、高電圧
を必要とする情報の書込又は消去に対する電気的信頼性
が低下するという問題点を見出した。

また、本発明者は、窒化シリコン膜のエツチング後に、
ゲート電極端部の絶縁耐圧を高めるため、ライト酸化を
行なった。しかしながら、窒化シリコン膜は耐酸化性を
有するため、前記オーバハング部分に絶縁耐圧を高める
実質的な酸化シリコン膜が形成できなかった。

なお、ＥＥＦＲＯＭについては、例えば、株式会社サイ
エンスフォーラム「超ＬＳＩデバイスハンドブック」昭
和５８年１１月２８日発行目２３２３〜に記載されてい
る。

［発明の目的コ 本発明の目的は、ＭＮＯ８構造の電界効果トランジスタ
を有する半導体集積回路装置において、前記電界効果ト
ランジスタのゲート絶縁膜端部の絶縁耐圧を高め、電気
的信頼性を向上することが可能な技術を提供することに
ある。

本発明の他の目的は、ＭＮＯ８構造の電界効果トランジ
スタを有する半導体集積回路装置の製造方法において、
前記電界効果トランジスタのゲート絶縁膜端部の絶縁耐
圧を高めることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要コ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＭＮＯ８構造の電界効果トランジスタを有す
る半導体集積回路装置において、前記電界効果トランジ
スタのゲート絶縁膜端部の酸化シリコン膜を、その他の
部分に比べて厚い膜厚で構成する。

これにより、ゲート絶縁膜端部の絶縁膜耐圧を高めるこ
とができるので、電気的信頼性を向上できる。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例Ｉ］ 本実施例１は、ＭＮＯ８構造の電界効ＭＪＩ−ランジツ
タでメモリセルを構成したＥ　Ｅ　Ｐ　ＲＯＭに本発明
を適用した実施例である。

本発明の実施例ＩであるＥ　Ｅ　Ｅ）　ＲＯＭのメモリ
セルを第１図の断面図で示ず。

第１図においで、１は即結晶シリコンからなる■）−型
の半導体基板（又はウェル領域）である。この半導体基
板１の主面上部及び主面部には、フィールド絶縁膜２（
素Ｃ聞分１１（１用絶縁膜）及びｐ型のチャネルスト・
ツバ領域３が段目ら、ｔｌｌてｊ参り５半導体素子間を
電気的に分前するように構成さ力、τいろ。

メモリセルを構成ずイ、ＭＮＯ３構造の電界効果ｌ−ラ
ンジスツタ　ｍは、フィールド絶縁膜２及びチャネルス
１−ツバ領域３で囲ま、れた領域の半導体基板１に設け
ら第１、ている。電界効果トランジスタＯｍは、酸化シ
リ−コン膜４１部に窒化シリコン膜５を重ねたゲート絶
縁膜、ゲート電極６及びソース又はドＩツイン領域と【
１．で使用される−・対のｒｌ＋型の半導体領域７で構
成さｉｌ、ている。

前記酸化シリコン膜４は、Ｉ・ンネル効果で情報となる
電荷を通過させるようになっており、例えば、熱酸化技
術で形成し、２０「入］程度の膜厚で構成する。ゲート
絶縁膜端部は、その他の部分の酸化シリコン膜４に比べ
で厚い膜厚の酸化シリコン膜４Ａで構成さイｔている。

この酸化シリコン膜４Ａは、例えば、２００−４００　
Ｕ入コ程度の膜厚で構成する。また、酸化シリコン膜４
Ａは、フィールド絶縁膜（例えば、５０００〜６０００
　［−入］）２に比べて薄い膜厚で構成されている。

窒化シリコン膜５ば５例えば、ＣＶＤ技術で形成し、３
００〜４００［入コ程度の膜厚で構成する。

このように、ｆｆ１ｊＷ効果トラ効果トランジスタート
絶縁膜の酸化シリコン膜４を、その他の部分に比べて厚
い膜厚の酸化シリコン膜４Ａで構成することにより、デ
ー１−絶縁膜端部の絶縁耐圧を高めることができるので
、情報の書込又は消去に対する電気的信頼性に向上でき
る。

前記ゲー　１−電極６は、抵抗値を低減するリン又はヒ
素が拡散された多結晶シリコン膜で構成する。

また、ゲート電極６は、高融点金属膜、高融点金属シリ
ザイド膜又はポリサイド膜で構成しでもよし）。

前記半導体領域７ば、例えば、半導体基板１の主面から
３０００〜４０００　［入コ程度の接合深さで構成し、
　　Ｉ　ＸＩＯ”　　［ａｔｏｍｓ／ｃｍ１］程度の高
い不純物濃度で構成する。また、半導体領域７は、チャ
ネル形成領域近傍のｌ）　ｌ’ｌ接合部にお（づる電界
を弱めるために、いわゆる２重ドレイン構造又はＬＤＤ
Ｑ、１ｅｈｔｌｙ　Ｄｏｐｅｄ　１ｒａｉｎ）構造とさ
れてもよい。

すなわち、高不純物濃度領域と、少なくともこれとチャ
ネル形成領域どの間に形成された低不純物濃度領域とか
らなるソース、トレイン領域とを有するものであっても
よい。、二のとき、チャネル形成領域に近接する部分を
他の部分のＩ　ＸＩＯ”［：　ａｔｏｍｓ／　ｃｍ　”
コに対［）てＩ　Ｘ　１０”　　［ａｔｏｍｓ／ｃｍ”
　］程度の低い不純物濃度で構成してもよい。

４Ｂはゲート電極６を覆う絶縁膜（酸化シリコン膜）、
８は電界効果Ｉ−ランジツタＱｍを覆う絶縁膜、９ば半
導体領域７の所定」二部の酸化シリコン膜４Ａ、絶縁膜
８を除去り、て設けられた接続孔Ｂ− である。１０は導電層であり、接続孔９を通して所定の
半導体領域７と電気的に接続し、絶縁膜８の上部を延在
して設けられている。導電層１０は。

データ線Ｄ　Ｌ又はソース線Ｓ　Ｔ−を構成するように
なっており、例えば、アルミニウム膜で構成されている
。

次に、このように構成さ九るＥ　Ｅ　Ｐ　ＲＯＭのメモ
リセルの製造方法について説明する。

本発明の実施例ＩであるＥＥＰＲＯＭのメモリセルの製
造方法を第２図乃至第５図の各製造工程における断面図
で示す。

まず、半導体基板１にフィールド絶縁膜２及びチャネル
ス１ヘツパ領域３を形成する。

この後、電Ｗ効果１−ランジスタＱｍのゲート絶縁膜及
びゲート電極を形成するために、第２図に示すように、
酸化シリコンｔＰＪ　４　ａ、窒化シリコン膜５ａ及び
多結晶シリコン膜６ａを順次形成する。

第２図に示す多結晶シリコン膜６ａを形成する工程の後
に、フォトレジスＩ−等のエツチング用マスクを用いて
多結晶シリコン膜６ａにエッチングを施し、ゲート電極
６を形成する。つづいて、窒化シリコン膜５ａ、酸化シ
リコン膜４ａにエツチングを施し、酸化シリコン膜４及
び窒化シリコン膜５からなるゲート絶縁膜を形成する。

このゲート絶縁膜を形成した後に、さらにエツチングを
施し、ゲート電極６の両側部（ソース又はドレイン領域
形成領域）の半導体基板１の主面部をえぐることで凹部
ＩＡを形成し、この後、第３図に示すように、前記エツ
チング用マスクを除去する。前記凹部ＩＡは、例えば、
等方性エツチングで行い、半導体基板１の主面から５０
０〜１０００［入コ程度の深さで形成する。この等方性
エツチングによる凹部ＩＡは、ゲート絶縁膜端部の酸化
シリコン膜４の下部にくい込むように形成される。

第３図に示すマスクを除去する工程の後に、第４図に示
すように、凹部ＩＡ部分の半導体基板１の主面部にソー
ス又はドレイン領域を形成するｎ型の不純物７Ａを導入
する。不純物７Ａは、イオン打込技術で導入する。また
、不純物７Ａは、前記エツチング用マスクを除去する前
の工程、半導体基板１の主面上部に酸化シリコン膜を形
成した後の工程で導入してもよい。

第４図に示す不純物７Ａを導入する工程の後に、熱酸化
技術を施し、第５図に示すように、凹部ＩＡの主面上部
に厚い酸化シリコン膜４Ａ、ゲート電極６を覆う絶縁膜
４Ｂを形成する。この熱酸化技術で前記不純物７Ａが引
き伸し拡散され、ソース又はドレイン領域となるｎ＋型
の半導体領域７が形成される。これによって、メモリセ
ルとなる電界効果トランジスタＱｍが形成される。

このように、ゲート絶縁膜端部の半導体基板１の主面部
をえぐって凹部ＩＡを形成し、この後に半導体基板１の
主面を酸化させて酸化シリコン膜４Ａを形成することに
より、ゲート絶縁膜端部に酸素を積極的に供給できるの
で、その部分の酸化シリコン膜４をその他の部分よりも
厚い膜厚の酸化シリコン膜４Ａで形成することができる
。

さらに、前記凹部ＩＡは、ゲート電極６に対して自己整
合で形成されるので、厚い膜厚の酸化シリコン膜４Ａを
精度良くゲート絶縁膜端部に形成することができる。

第５図に示す半導体領域７を形成する工程の後に、絶縁
膜８、接続孔９及び導電層１０を形成することにより、
前記第１図に示すように、本実施例ＩのＥＥＰＲＯＭの
メモリセルは完成する。

なお、前記実施例Ｉでは、半導体基板１をえぐって凹部
ＩＡを形成する工程で等方性エツチングを使用したが、
本発明は、異方性エツチングで凹部ＩＡを形成してもよ
い。

［実施例■］ 本実施例■は、ＭＮＯ８構造の電界効果トランジスタと
スイッチ用のＭＩＳＦＥＴとでメモリセルを構成したＥ
ＥＰＲＯＭに本発明を適用した他の実施例である。

本発明の実施例■であるＥＥＰＲＯＭのメモリセルを第
６図及び第７図に示す。

第６図に示すＥＥＰＲＯＭのメモリセルは、ＭＮＯ８構
造の電界効果トランジスタＱｍとスイッチ用Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｓとの直列回路で構成されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは、主として、半導体
基板１、ゲート絶縁膜１１、ゲート電極１２及びソース
領域又はドレイン領域として使用される一対のぎ型の半
導体領域７で構成されている。

電界効果トランジスタＱｍのゲート絶縁膜の絶縁耐圧は
、ゲート絶縁膜（酸化シリコン膜）１１よりも酸化シリ
コン膜４が極めて薄い膜厚で構成されるため、Ｍ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓに比べて低い。このため、前記
実施例Ｉと同様に、電界効果トランジスタＱｍのゲート
絶縁膜端部の酸化シリコン膜４を、その他の部分に比べ
て厚い膜厚の酸化シリコン膜４Ａで構成している。

この第６図に示すメモリセルは、以下の工程で形成する
ことができる。

まず、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲート絶縁膜
１１、ゲート電極１２及びそれを覆う絶縁膜１１Ａを形
成する。この後に、前記実施例Ｉの第２図乃至第５図に
示す工程と略同様の工程で電界効果トランジスタＱｍを
形成する。なお、電界効果トランジスタＱｍ及びＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの半導体領域７は、同−のＩ
Ｉ−程で形成することが望ましい。

ぞし、て、絶縁膜８．接続孔９及び導電層１０を形成す
ることでメモリセルが完成する。

第７図に示すＥＥＰＲＯＭのメモリセルは、第〔（図に
示すものと略同様１．〕、Ｍ　Ｎ　ＯＳ構造の電界効果
Ｉ・ランジツタＱｍとＭＴｓＦＥＴＱｓとの直列回路で
構成六第１．でいる。このメモリセルは、ＭＩ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓのド１ツイン領域を電界効果トランジ
スタＱ　ｒｎのソース領域となるｌ’−３３体領域７で
兼用したものである。このように構成さ肛るメモリセル
は、ＭＩＳＦＥＴＱｓの−・方の半導体領域７を必要と
しないので、メモリセル面積夕縮小できる。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）へ４ＮＯ８構造の電界効果Ｉ−ランジツタを有す
る半導体集積回路装置において、前記電界効果１ヘラン
ジスタのゲート絶縁膜端部の酸化シリコン膜を、その他
の部分に比べて厚い膜厚で構成することにより、グーｌ
−絶縁膜端部の絶縁膜耐Ｋを高めることができるので、
電気的信頼性を向−Ｌできる。

（２）ＭＮＯ８構造の電界効果トランジスタを有する半
導体集積回路装置の製造方法において、前記電界効果ト
ランジスタのグーｌ−電極側部の半導体基板又はウェル
領域の主面部をえぐって四部を形成し、この後に前記凹
部を酸化することにより、ゲート絶縁膜端部に酸素を積
極的に供給できるので、ゲート絶縁膜端部の酸化シリコ
ン膜の膜厚を厚く形成することができる。

以」二、本発明者によってなされた発明を、前記実施例
にもとずき具体的に説明したが、本発明は、前記実施例
に限定さノ１．るものではなく、その要旨を逸脱しない
範囲において、種々変形し得ることは勿論である。

【図面の簡単な説明】

第１図は、本発明の実施例１であるＥＥＰＲＯＭのメモ
リセルの断面図、 ＝１５＝ 第２図乃至第５図は、本発明の実施例ＩであるＥＥＰＲ
ＯＭのメモリセルの製造方法を説明ずろ各製造工程にお
ける断面図、 第６図及び第７図は、本発明の実施例■であるＥＥＰＲ
ＯＭのメモリセルの断面図である。 図中、ｌ・・・半導体基板（又はウェル領域）、ＩＡ・
・・凹部、２・・・フィールド絶縁膜、４，４Ａ・・・
酸化シリコン膜、５・・・窒化シリコン膜、６・・・ゲ
ート電極、７・・・半導体領域、Ｑｍ・・・電界効果ト
ランジスタ、Ｑｓ−ＭＩＳＦＥＴである。 １６一

Claims (1)

1. 【特許請求の範囲】 １、酸化シリコン膜上部に窒化シリコン膜を重ねたゲー
   ト絶縁膜で電界効果トランジスタを構成してなる半導体
   集積回路装置であって、前記ゲート絶縁膜端部の酸化シ
   リコン膜が、その他の部分に比べて厚い膜厚で構成され
   てなることを特徴とする半導体集積回路装置。 ２、前記ゲート絶縁膜端部の酸化シリコン膜は、前記電
   界効果トランジスタ形成領域を規定する素子間分離用絶
   縁膜に比べて薄い膜厚で構成されてなることを特徴とす
   る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記電界効果トランジスタは、電気的に情報の消去
   が可能な不揮発性記憶機能のメモリセルを構成してなる
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   集積回路装置。 ４、酸化シリコン膜上部に窒化シリコン膜を重ねたゲー
   ト絶縁膜で電界効果トランジスタを構成してなる半導体
   集積回路装置の製造方法であって、半導体基板又はウェ
   ル領域の主面上部に前記ゲート絶縁膜を形成し、該ゲー
   ト絶縁膜の上部にゲート電極を形成する工程と、該ゲー
   ト電極の両側部の半導体基板又はウェル領域の主面部を
   えぐる工程と、該えぐられた部分の半導体基板又はウェ
   ル領域の主面を酸化し、前記ゲート絶縁膜端部の酸化シ
   リコン膜をその他の部分に比べて厚い膜厚で形成する工
   程とを備えたことを特徴とする半導体集積回路装置の製
   造方法。 ５、前記半導体基板又はウェル領域の主面部をえぐる部
   分は、前記ゲート電極に対して自己整合で形成されてな
   ることを特徴とする特許請求の範囲第４項に記載の半導
   体集積回路装置の製造方法。 ６、前記半導体基板又はウェル領域の主面部をえぐる工
   程は、等方性又は異方性エッチング技術で行われてなる
   ことを特徴とする特許請求の範囲第４項に記載の半導体
   集積回路装置。