JPS63186464A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPS63186464A JPS63186464A JP62019291A JP1929187A JPS63186464A JP S63186464 A JPS63186464 A JP S63186464A JP 62019291 A JP62019291 A JP 62019291A JP 1929187 A JP1929187 A JP 1929187A JP S63186464 A JPS63186464 A JP S63186464A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置及びその製造方法に係り、特に
各セルが１個のＭＯ３型電界効果トランジスタ（以下、
ＭＯＳＦＥＴという）と１個の容量素子とて構成された
ダイナミックランダムアクセスメモリ（以下、ＲＡＭと
いう）及びその製造方法に関する。
各セルが１個のＭＯ３型電界効果トランジスタ（以下、
ＭＯＳＦＥＴという）と１個の容量素子とて構成された
ダイナミックランダムアクセスメモリ（以下、ＲＡＭと
いう）及びその製造方法に関する。
［従来の技術］
従来、ダイナミックＲＡＭには、いわゆる１トランジス
タ、１キヤパシタ構造のセルが多く採用されており、か
かるダイナミックＲＡＭの典型的な製造工程が第２図（
ａ）乃至（ｅ）に示されている。
タ、１キヤパシタ構造のセルが多く採用されており、か
かるダイナミックＲＡＭの典型的な製造工程が第２図（
ａ）乃至（ｅ）に示されている。
第２図（ａ）乃至（ｅ）に示されている製造工程をまず
説明すると、第２図（ａ）に示されているように、まず
、シリコン基板２１０所定領域に、例えば５ミクロン程
度の溝状の穴Ａ’ （以下、単に穴Ａ′という）を形
成し、しかる後にシリコン基板２１の表面を酸化して薄
い誘電体膜２２．２３を形成する。
説明すると、第２図（ａ）に示されているように、まず
、シリコン基板２１０所定領域に、例えば５ミクロン程
度の溝状の穴Ａ’ （以下、単に穴Ａ′という）を形
成し、しかる後にシリコン基板２１の表面を酸化して薄
い誘電体膜２２．２３を形成する。
次に、第２図（ｂ）に示されているように、多結晶シリ
コンを成長させて溝Ａ′を多結晶シリコン２４で埋め戻
す。具体的には溝Ａ′の形成後に溝Ａ′の内壁及びシリ
コン基板２１０表面に多結晶シリコンを全面的に成長さ
せて溝Ａ′を完全に埋めた後にエッチバック法によりシ
リコン基板２１の表面の多結晶シリコンを選択的に除去
する。
コンを成長させて溝Ａ′を多結晶シリコン２４で埋め戻
す。具体的には溝Ａ′の形成後に溝Ａ′の内壁及びシリ
コン基板２１０表面に多結晶シリコンを全面的に成長さ
せて溝Ａ′を完全に埋めた後にエッチバック法によりシ
リコン基板２１の表面の多結晶シリコンを選択的に除去
する。
すなわち、反応性イオンエツチング（以下、ＲＩＥとい
う）によりシリコン基板２１０表面を被っていた多結晶
シリコンを除去する。
う）によりシリコン基板２１０表面を被っていた多結晶
シリコンを除去する。
次に、第２図（Ｃ）に示されているように、シリコン基
板２１表面の誘電体膜２３を選択的に除去して溝Ａ′の
開口部Ｂ′のシリコン基板２１の表面を露出させる。続
いて、露出されたシリコン基板２１の表面と誘電体膜２
３の表面とに多結晶シリコンを被着し、これを選択的に
除去して多結晶シリコン２５．２６を形成する（第２図
（ｄ）参照）。
板２１表面の誘電体膜２３を選択的に除去して溝Ａ′の
開口部Ｂ′のシリコン基板２１の表面を露出させる。続
いて、露出されたシリコン基板２１の表面と誘電体膜２
３の表面とに多結晶シリコンを被着し、これを選択的に
除去して多結晶シリコン２５．２６を形成する（第２図
（ｄ）参照）。
次に、第２図（ｅ）に示されているように、これらの多
結晶シリコン２５．２６をマスクにして半導体基板２１
にｎ型の不純物、例えばひ素をイオン注入して拡散によ
り不純物領域２８ａ、２８ｂ、２８ｃを形成し、しかる
後に半導体基板２１と多結晶シリコン２５．２６とを第
２の絶縁膜２７で被う。第２絶縁膜２７と誘電体膜２３
とは選択的に除去され、アルミニウム等の金属配線層２
９が形成される。かかる第２図（ａ）乃至（ｅ）の工程
を経て、不純物領域２８ａ、２８ｂをそれぞれソース、
ドレインとし、多結晶シリコン２６をゲートとするＭＯ
ＳＦＥＴと、ドレイン２８ｂに不純物領域２８ｃと多結
晶シリコン２５とを介して電気的に接続される多結晶シ
リコン２４を一方の電極とする容量素子とで構成される
記憶素子が得られる。この記憶素子は多結晶シリコン２
６に印可される電圧を制御することにより金属配線２９
から供給される電荷を容量素子に蓄積することができる
。
結晶シリコン２５．２６をマスクにして半導体基板２１
にｎ型の不純物、例えばひ素をイオン注入して拡散によ
り不純物領域２８ａ、２８ｂ、２８ｃを形成し、しかる
後に半導体基板２１と多結晶シリコン２５．２６とを第
２の絶縁膜２７で被う。第２絶縁膜２７と誘電体膜２３
とは選択的に除去され、アルミニウム等の金属配線層２
９が形成される。かかる第２図（ａ）乃至（ｅ）の工程
を経て、不純物領域２８ａ、２８ｂをそれぞれソース、
ドレインとし、多結晶シリコン２６をゲートとするＭＯ
ＳＦＥＴと、ドレイン２８ｂに不純物領域２８ｃと多結
晶シリコン２５とを介して電気的に接続される多結晶シ
リコン２４を一方の電極とする容量素子とで構成される
記憶素子が得られる。この記憶素子は多結晶シリコン２
６に印可される電圧を制御することにより金属配線２９
から供給される電荷を容量素子に蓄積することができる
。
［発明が解決しようとする問題点］
しかしながら、上記従来の半導体記憶装置の記憶素子に
あっては、ＭＯＳＦＥＴと容量素子とを半導体基板２１
上に互いに隣接して形成していたので、１つの記憶素子
の占める面積は溝Ａ′の形成に要する面積に加えて、Ｍ
ＯＳＦＥＴのソース、ドレインの各領域とゲート直下に
チャンネル領域を形成する面積が必要であり、記憶素子
の密度を更に向上させる上で制約となっていた。
あっては、ＭＯＳＦＥＴと容量素子とを半導体基板２１
上に互いに隣接して形成していたので、１つの記憶素子
の占める面積は溝Ａ′の形成に要する面積に加えて、Ｍ
ＯＳＦＥＴのソース、ドレインの各領域とゲート直下に
チャンネル領域を形成する面積が必要であり、記憶素子
の密度を更に向上させる上で制約となっていた。
したがって、本発明の目的は１つの記憶素子の占有面積
を減少させた半導体記憶装置を提供することである。
を減少させた半導体記憶装置を提供することである。
口問題点を解決するための手段］
本願第１発明に係る半導体記憶装置は半導体基板上にス
イッチングトランジスタと、容量素子と、上記スイッチ
ングトランジスタと上記容量素子とを電気的に接続する
導体層とを有する記憶素子の形成された半導体記憶装置
において、上記容量素子は上記半導体基板に形成された
溝の内壁を被う誘電体膜と該誘電体膜により画成される
溝内の空間に充填された導体とを有しており、上記導体
層は上記溝の上方に位置して容量素子を構成する導体に
電気的に接続されており、上記スイッチングトランジス
タは上記半導体基板に形成されたソース／ドレイン領域
と、上記導体層に形成されたソース／ドレイン領域と、
上記導体層と半導体基板を被うゲート絶縁膜と、上記導
体層の上方から上記半導体基板の上方にかけて延在する
ゲート電極とを有することを特徴としている。
イッチングトランジスタと、容量素子と、上記スイッチ
ングトランジスタと上記容量素子とを電気的に接続する
導体層とを有する記憶素子の形成された半導体記憶装置
において、上記容量素子は上記半導体基板に形成された
溝の内壁を被う誘電体膜と該誘電体膜により画成される
溝内の空間に充填された導体とを有しており、上記導体
層は上記溝の上方に位置して容量素子を構成する導体に
電気的に接続されており、上記スイッチングトランジス
タは上記半導体基板に形成されたソース／ドレイン領域
と、上記導体層に形成されたソース／ドレイン領域と、
上記導体層と半導体基板を被うゲート絶縁膜と、上記導
体層の上方から上記半導体基板の上方にかけて延在する
ゲート電極とを有することを特徴としている。
上記第１発明に牽連する第２発明は、半導体基板上にス
イッチングトランジスタと、容量素子と、上記スイッチ
ングトランジスタと上記容量素子とを電気的に接続する
導体層とを有する記憶素子の形成された半導体記憶装置
の製造方法であり、半導体基板に溝を形成する工程と、
該溝の内壁に誘電体膜を形成し、該誘電体膜により画成
される空間に導体を充填する工程と、上記溝の上方に導
体層を形成し該導体層を上記導体に電気的に接続する工
程と、上記導体層上と半導体基板上とにゲート絶縁膜を
形成する工程と、該ゲート絶縁膜上に上記導体層から半
導体基板にかけて延在するゲート電極を形成する工程と
、上記導体層と半導体基板とにそれぞれソース／ドレイ
ン領域を形成する工程とを有することを特徴としている
。
イッチングトランジスタと、容量素子と、上記スイッチ
ングトランジスタと上記容量素子とを電気的に接続する
導体層とを有する記憶素子の形成された半導体記憶装置
の製造方法であり、半導体基板に溝を形成する工程と、
該溝の内壁に誘電体膜を形成し、該誘電体膜により画成
される空間に導体を充填する工程と、上記溝の上方に導
体層を形成し該導体層を上記導体に電気的に接続する工
程と、上記導体層上と半導体基板上とにゲート絶縁膜を
形成する工程と、該ゲート絶縁膜上に上記導体層から半
導体基板にかけて延在するゲート電極を形成する工程と
、上記導体層と半導体基板とにそれぞれソース／ドレイ
ン領域を形成する工程とを有することを特徴としている
。
したがって、本発明に係る半導体記憶装置はスイッチン
グトランジスタの一部が容量素子の上方に位置するよう
になる。
グトランジスタの一部が容量素子の上方に位置するよう
になる。
［実施例］
以下、本発明の実施例を図面に基づき説明する。
第１図（ａ）乃至（ｆ）は本発明の第１実施例の主要工
程を示す断面図である。第１実施例では、まず高濃度の
ｐ型シリコン基板１１に低濃度のｐ型エピタキシャル層
１２を成長させたものを基板（以下、ｐＺｐ十基板基板
う）として準備する。
程を示す断面図である。第１実施例では、まず高濃度の
ｐ型シリコン基板１１に低濃度のｐ型エピタキシャル層
１２を成長させたものを基板（以下、ｐＺｐ十基板基板
う）として準備する。
次に、第１図（ａ）に示されているように素子形成領域
を除いて厚いフィールド酸化膜１３を成長させる。
を除いて厚いフィールド酸化膜１３を成長させる。
次に、第１図（ｂ）に示されているように、ｐ／ｐ十基
板基板子形成領域に所定深さく約５ミクロン）の溝１を
形成し、溝１の表面及びエピタキシャル層１２の方面に
薄い誘電体膜１４を成長させる。
板基板子形成領域に所定深さく約５ミクロン）の溝１を
形成し、溝１の表面及びエピタキシャル層１２の方面に
薄い誘電体膜１４を成長させる。
続いて、溝１内とｐ／ｐ十基板基板面とに多結晶シリコ
ンを例えばＣＶＤ法で被着した後に、エッチバック法等
により溝１内の多結晶シリコン１５を除き被着された多
結晶シリコンを除去し、同じくエッチバック法で素子形
成領域表面の薄い誘電体膜を除去する（第１図（ｃ）参
照）尚、上記多結晶シリコンには被着時、または被着後
にｎ型の不純物、例えば燐（３１Ｐ ’）を導入する。
ンを例えばＣＶＤ法で被着した後に、エッチバック法等
により溝１内の多結晶シリコン１５を除き被着された多
結晶シリコンを除去し、同じくエッチバック法で素子形
成領域表面の薄い誘電体膜を除去する（第１図（ｃ）参
照）尚、上記多結晶シリコンには被着時、または被着後
にｎ型の不純物、例えば燐（３１Ｐ ’）を導入する。
次に、基板の表面に多結晶シリコンを例えばＣＶＤ法に
より堆積させ、該多結晶シリコンにレジストを塗布し、
さらにこれをホトリソグラフィ法によりパターン形成し
、エツチング、例えば反応性イオンエツチングをして溝
１を被う多結晶シリコン１６を除き堆積された多結晶シ
リコンを除去する。尚、多結晶シリコン１６には多結晶
シリコンの堆積時または堆積後にｐ型不純物、例えばボ
ロンが導入されている。次に、酸化によりゲート酸化膜
１７を形成する。ゲート酸化膜１７の形成された状態を
第１図（ｄ）に示す。
より堆積させ、該多結晶シリコンにレジストを塗布し、
さらにこれをホトリソグラフィ法によりパターン形成し
、エツチング、例えば反応性イオンエツチングをして溝
１を被う多結晶シリコン１６を除き堆積された多結晶シ
リコンを除去する。尚、多結晶シリコン１６には多結晶
シリコンの堆積時または堆積後にｐ型不純物、例えばボ
ロンが導入されている。次に、酸化によりゲート酸化膜
１７を形成する。ゲート酸化膜１７の形成された状態を
第１図（ｄ）に示す。
次に、ゲート酸化膜１７上に多結晶シリコンを堆積し、
これをパターン形成して第１図（ｅ）に示されているよ
うに多結晶シリコン１６上のゲート酸化膜１７の一部と
エピタキシャル層１２上のゲート酸化膜１７の一部とに
跨るゲート電極１８を形成する。しかる後に、ゲート電
極１８をマスクにしてひ素（７５Ａ ｓ ）をイオン注
入して拡散によりエピタキシャル層１２と多結晶シリコ
ン１６とに不純物領域１９ａ、１９ｂとを形成する。尚
、不純物領域１９ｂは多結晶シリコン１５に到達して電
気的に導通している。
これをパターン形成して第１図（ｅ）に示されているよ
うに多結晶シリコン１６上のゲート酸化膜１７の一部と
エピタキシャル層１２上のゲート酸化膜１７の一部とに
跨るゲート電極１８を形成する。しかる後に、ゲート電
極１８をマスクにしてひ素（７５Ａ ｓ ）をイオン注
入して拡散によりエピタキシャル層１２と多結晶シリコ
ン１６とに不純物領域１９ａ、１９ｂとを形成する。尚
、不純物領域１９ｂは多結晶シリコン１５に到達して電
気的に導通している。
この後に、第１図（ｆ）に示されているようにゲート電
極１８を被う眉間絶縁膜２を堆積し、この眉間絶縁膜２
にコンタクトホールを形成する。
極１８を被う眉間絶縁膜２を堆積し、この眉間絶縁膜２
にコンタクトホールを形成する。
続いて、コンタクトホールを介して不純物領域１９ａに
アルミニウム等の金属配線層３を接続する。
アルミニウム等の金属配線層３を接続する。
以上説明した主要工程を経て、不純物領域１９ａ、１９
ｂをそれぞれソース、ドレインとし、ゲート電極１８を
有するＭＯＳＦＥＴと溝１内の多結晶シリコン１５を一
方の電極とする容量素子とで構成される記憶素子が完成
する。
ｂをそれぞれソース、ドレインとし、ゲート電極１８を
有するＭＯＳＦＥＴと溝１内の多結晶シリコン１５を一
方の電極とする容量素子とで構成される記憶素子が完成
する。
第３図（ａ）乃至（ｆ）は本願第２実施例の主要工程を
示す断面図であり、第３図（ａ）の工程は第１図（ａ）
乃至（Ｃ）の各工程の終了後に実施される。図において
、３１は高濃度のｐ型シリコン基板、３２は低濃度のｐ
型エピタキシャル層、３３は厚いフィールド酸化膜、３
４は満４４の内壁を被う薄い誘電体膜、３５は多結晶シ
リコンである。
示す断面図であり、第３図（ａ）の工程は第１図（ａ）
乃至（Ｃ）の各工程の終了後に実施される。図において
、３１は高濃度のｐ型シリコン基板、３２は低濃度のｐ
型エピタキシャル層、３３は厚いフィールド酸化膜、３
４は満４４の内壁を被う薄い誘電体膜、３５は多結晶シ
リコンである。
第２実施例では第３図（ａ）に示されているように絶縁
膜３６をＣＶＤ法て被着させた後に、該絶縁膜３６を選
択的に除去して第３図（ｂ）に示されているように溝４
４の頂面と溝４４近傍のエピタキシャル層３２０表面と
を露出させる。
膜３６をＣＶＤ法て被着させた後に、該絶縁膜３６を選
択的に除去して第３図（ｂ）に示されているように溝４
４の頂面と溝４４近傍のエピタキシャル層３２０表面と
を露出させる。
次に、選択エピタキシャル法により溝４４の頂面と満４
４近傍のエピタキシャル層３２の表面とにシリコン３７
を成長させる。
４近傍のエピタキシャル層３２の表面とにシリコン３７
を成長させる。
続いて、絶縁膜３６をふっ酸（ＨＦ）で除去し、しかる
後に、ゲート酸化膜３８を形成する（第３図（ｄ）参照
）。以後、第１図（ｅ）乃至（ｆ）の工程を経てゲート
電極３９、ソース／ドレイン領域４０ａ、４０ｂ、層間
絶縁膜４１、金属配線層４２をそれぞれ形成する（第３
図（ｅ）乃至（ｆ）参照）。
後に、ゲート酸化膜３８を形成する（第３図（ｄ）参照
）。以後、第１図（ｅ）乃至（ｆ）の工程を経てゲート
電極３９、ソース／ドレイン領域４０ａ、４０ｂ、層間
絶縁膜４１、金属配線層４２をそれぞれ形成する（第３
図（ｅ）乃至（ｆ）参照）。
［発明の効果コ
以上説明してきたように、本発明によればスイッチング
トランジスタの一方のソース／ドレイン領域が容量素子
の上方に形成されるので、１個の記憶素子を形成するの
に必要な面積を減少させることができ、従来例に比べて
同一の半導体基板に集積できる記憶素子に密度を向上さ
せることができる。
トランジスタの一方のソース／ドレイン領域が容量素子
の上方に形成されるので、１個の記憶素子を形成するの
に必要な面積を減少させることができ、従来例に比べて
同一の半導体基板に集積できる記憶素子に密度を向上さ
せることができる。
第１図（ａ）乃至（ｆ）は第１実施例の主要工程を示す
断面図、 第２図（ａ）乃至（ｅ）は従来例の工程を示す断面図、 第３図（ａ）乃至（ｆ）は第２実施例の主要工程を示す
断面図である。 １．４４・・・・・・・溝、 １１．３１・・・・・・半導体基板、 １２．３２・・・・・・エピタキシャル層、１４．３４
・・・・・・誘電体膜、 １５．３５・・・・・・多結晶シリコン（導体）、１６
．３７・・・・・・多結晶シリコン（導体Ｎ）、 １７．３８・・・・・・ゲート酸化膜、１９ａ、１９ｂ
、４０ａ、４０ｂ ・・・・・・ソース／ドレイン領域。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図 羽 第２図 ２８ｅ ２８ｂ ２８ｃ
断面図、 第２図（ａ）乃至（ｅ）は従来例の工程を示す断面図、 第３図（ａ）乃至（ｆ）は第２実施例の主要工程を示す
断面図である。 １．４４・・・・・・・溝、 １１．３１・・・・・・半導体基板、 １２．３２・・・・・・エピタキシャル層、１４．３４
・・・・・・誘電体膜、 １５．３５・・・・・・多結晶シリコン（導体）、１６
．３７・・・・・・多結晶シリコン（導体Ｎ）、 １７．３８・・・・・・ゲート酸化膜、１９ａ、１９ｂ
、４０ａ、４０ｂ ・・・・・・ソース／ドレイン領域。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図 羽 第２図 ２８ｅ ２８ｂ ２８ｃ
Claims (2)
- （１）半導体基板上にスイッチングトランジスタと、容
量素子と、上記スイッチングトランジスタと上記容量素
子とを電気的に接続する導体層とを有する記憶素子の形
成された半導体記憶装置において、 上記容量素子は上記半導体基板に形成された溝の内壁を
被う誘電体膜と該誘電体膜により画成される溝内の空間
に充填された導体とを有し、上記導体層は上記溝の上方
に位置して容量素子を構成する導体に電気的に接続され
ており、上記スイッチングトランジスタは上記半導体基
板に形成されたソース／ドレイン領域と、上記導体層に
形成されたソース／ドレイン領域と、上記導体層と半導
体基板を被うゲート絶縁膜と、上記導体層の上方から上
記半導体基板の上方にかけて延在するゲート電極とを有
することを特徴とする半導体記憶装置。 - （２）半導体基板上にスイッチングトランジスタと、容
量素子と、上記スイッチングトランジスタと上記容量素
子とを電気的に接続する導体層とを有する記憶素子の形
成された半導体記憶装置の製造方法において、 半導体基板に溝を形成する工程と、 該溝の内壁に誘電体膜を形成し、該誘電体膜により画成
される空間に導体を充填する工程と、上記溝の上方に導
体層を形成し該導体層を上記導体に電気的に接続する工
程と、 上記導体層上と半導体基板上とにゲート絶縁膜を形成す
る工程と、 該ゲート絶縁膜上に上記導体層から半導体基板にかけて
延在するゲート電極を形成する工程と、上記導体層と半
導体基板とにそれぞれソース／ドレイン領域を形成する
工程とを有することを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019291A JP2560307B2 (ja) | 1987-01-28 | 1987-01-28 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019291A JP2560307B2 (ja) | 1987-01-28 | 1987-01-28 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63186464A true JPS63186464A (ja) | 1988-08-02 |
| JP2560307B2 JP2560307B2 (ja) | 1996-12-04 |
Family
ID=11995331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019291A Expired - Lifetime JP2560307B2 (ja) | 1987-01-28 | 1987-01-28 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560307B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688356A (en) * | 1979-12-21 | 1981-07-17 | Fujitsu Ltd | Manufacture of memory cell |
| JPS6115362A (ja) * | 1984-06-29 | 1986-01-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ダイナミツクｒａｍセル |
-
1987
- 1987-01-28 JP JP62019291A patent/JP2560307B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688356A (en) * | 1979-12-21 | 1981-07-17 | Fujitsu Ltd | Manufacture of memory cell |
| JPS6115362A (ja) * | 1984-06-29 | 1986-01-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ダイナミツクｒａｍセル |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560307B2 (ja) | 1996-12-04 |
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