JPS6318718A - Ｍｏｓ型集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路に関し、特にＴＴＬレベル信号
とＣＭ　ＯＳレベル信号のいずれにおいてもデユーティ
比を変化することなく入力可能な半導体集積回路に関す
る。

従来の技術 ＴＴＬレベル信号とＣＭＯＳレベル信号の両者が入力さ
れる従来の入力ゲートは、スレッショルド電圧をＴＴＬ
レベル信号に合わせてあった。このスレッショルド電圧
でＣＭＯＳレベル信号をも入力する。

第４図に従来の入力ゲートの一例を示す。インパークが
２個直列に接続された構成を持つ。

入力信号はまずインバータＩＮＶ５に入力される。この
インバータＩＮＶ５はＴＴＬ信号を受けるに必要なスレ
ッショルド電圧（例えば１．４　Ｖ　）を有する。イン
バータＩＮＶ５の出力はインバータＩＮＶ６に入力され
る。このインバータＩＮＶ６は波形成形のためのもので
ある。

上述した従来の入力ゲートは、スレッショルド電圧がＴ
ＴＬレベル信号に合わせであるので、ＴＴＬレベルの入
力信号の場合には問題ないもののＣＭ　ＯＳレベルの入
力信号の場合には高速動作時にこの入力ゲートの出力の
デユーティ比がずれてしまうため、集積回路内部素子を
高速で駆動することが困難になるという欠点がある。

上記のことを第５図（１）、（２）をもちいて説明する
。

第５図（１）は入力信号の時間変化を示したものである
。電圧ＡＳＢはそれぞれＣＭＯＳレベル信号、ＴＴＬレ
ベル信号に最適なスレッショルドレベルを表わす。この
第５図（１〕に示すように、入力信号の立ち上がり、立
ち下がり時間が、１周期の半分近くの時間を占めるため
立ち上がり、立ち下がり時間が無視できないような短い
周期のクロックの場合について検討する。

第５図（２）は、ＴＴＬレベル入力、ＣＭ　ＯＳレベル
入力の両方とも同じＴＴＬレベル用のスレッショルド電
圧Ｂを用いた場合の出力信号のデユーティを示す。ＴＴ
Ｌレベル信号の場合はデユーティが５０％であるが、Ｃ
ＭＯＳレベル信号の場合はロウレベル出力の時間が、１
周期の３７％になる。

このため、ＣＭＯＳレベル信号に対してＴＴＬレベル用
のスレッショルド電圧Ｂを用いるト、高速の信号を用い
る場合で、デユーティが問題となる場合には、集積回路
の動作に悪影響が及ぶ。

発明が解決しようとする問題点 以上のように、ＴＴＬレベル信号とＣＭＯＳレベル信号
の両方に対して入力ゲート内で同じＴＴＬレベル用のス
レッショルド電圧を用いると、高速動作時にはこの入力
ゲートの出力のデユーティ比がずれるため集積回路内の
素子の高速駆動ができにくくなるという問題点がある。

そこで本発明は、ＴＴＬレベル信号とＣＭＯＳレベル信
号それぞれに対して最適なスレッショルド電圧を用いら
れるようにして集積回路内の素子の高速動作を保証する
ことを目的とする。

問題点を解決するための手段 本発明の半導体集積回路は同一のディジタル入力端子に
、ＴＴＬレベル信号用のスレッショルド電圧をもつゲー
トと、ＣＭＯＳレベル信号用のスレッショルド電圧をも
つゲートの入力を並列に接続し、該両ゲートの出力をい
ずれか一方のゲートを選択するスイッチを介して同一点
に接続して出力している。

実施例 次に、本発明について図を参照して説明する。

第１図は本発明の一実施例を示す図である。

第４図に示したのと同様な２個直列のインバータを２列
並列に接続しである。一方の列はＴＴＬレベル信号用で
、入力信号が入力される、ＴＴＬレベル信号用のスレッ
ショルド電圧を有するインパークＩＮＶＩと、このイン
バータＩＮＶＩの出力を波形成形しＣＭＯＳレベルのデ
ユーティ５０％にして出力するためのインバータと、イ
ンバータＩＮＶ２と出力端子の間に設けられたスイッチ
ＳＷ１とからなる。

他方の列はＣＭＯＳレベル信号用で、入力信号が入力さ
れる、ＣＭＯＳレベルのスレッショルド電圧を有するイ
ンバータＩＮＶ３と、このインパークＩＮＶ３の出力を
波形成形するインパークＩＮＶ４と、インバータＩＮＶ
４と出力端子の間に設けられたスイッチＳＷ２とからな
る。

スイッチＳＷＩ、スイッチＳＷ２は入力する信号レベル
を選択するだめのものである。スイッチＳＷＩとスイッ
チＳＷ２はどちらか一方のみがオン状態にあり、他方は
オフ状態へなる。スイッチＳＷＩがオン状態のときＴＴ
Ｌレベルの濡号を受け、スイッチ２がオン状態のときＣ
ＭＯＳレベルの信号を受ける。

第５図（３）は本発明の入力ゲートを用いてＴＴＬレベ
ル信号用とＣＭＯＳレベル信号用の２つのスレッショル
ドレベルを使いわけた場合の出力のハイレベルとロウレ
ベルのデユーティを示す。いずれの信号が入力されても
出力のデユーティが５０％となる。

第２図、第３図は上記の実施例をトランジスタレベルで
示したものである。

第２図で、第１図のインバータＩＮＶＩに対応する部分
はＰ型Ｍ、ＯＳトランジスタ（以下ＰＭＯ８と略記する
）ＭｌとＮ型ＭＯ５）ランジスタ（以下ＮＭＯＳと略記
する）Ｍ２をゲート同志、ドレイン同志接続し、ＰＭＯ
ＳＭＩのソースを電源ｖａｎに接続し、ＮＭＯＳＭ２の
ソースを接地に接続した構成をもつ。信号はＰＭＯＳＭ
ＩとＮＭ○ＳＭ２の両ゲートを接続した点に入力され、
両ドレインを接続した点から出力される。

インバータＩＮＶ２に対応する部分は、同様にＰＭＯＳ
Ｍ３とＮＭＯＳＭ４をゲート同志、ドレイン同志接続し
、ＰＭＯＳＭ３のソースを電源■。。

に接続し、ＮＭＯＳＭ４のソースを接地に接続した構成
をもつ。信号はＰＭＯＳＭ３とＮ　Ｍ　ＯＳ　Ｍ４の両
ゲートを接続した点に入力され、両ドレインを接続した
点から出力される。

スイッチＳＷＩに対応する部分はＰＭＯＳＭ５、Ｍ７と
ＮＭＯＳＭ６、Ｍ８を、ＰＭＯＳＭ５のソースを電源ｖ
ａｎに接続し、ドレインをＰＭＯＳＭ７のソースに接続
し、ＰＭＯＳＭ７とＮ　Ｍ　ＯＳ　Ｍ８のゲート同志、
ドレイン同志を接続し、ＮＭＯＳＭ８のソースをＮ　Ｍ
　ＯＳ　Ｍ　６のドレインに接続し、ＮＭＯＳＭ６のソ
ー゛−スを接地に接続した構成をもつ。信号ＣＴはＰＭ
ＯＳＭ５のゲートに、信号ＣＴはＮＭＯＳＭ６のゲート
に、インパーク■ＮＶ２に対応する部分からの出力はＰ
、ＭＯＳＭ７とＮＭＯＳＭ８のゲート同志を接続した点
に入力される。

インバータＩＮＶ３に対応する部分はインバータＩＮＶ
Ｉに対応する部分と全く同様の接続でＰＭＯＳＭ７とＮ
ＭＯＳＭ８とにより構成される。

インパークＩＮＶ４に対応する部分はインバータＩＮＶ
２に対応する部分と全く同様の接続でＰＭＯＳＭ９とＮ
ＭＯＳＭＩＯとにより構成される。

スイッチＳＷ２に対応する部分はスイッチＳＷ１に対応
する部分と全く同様にＰＭＯＳＭ１３、Ｍ２ＳとＮＭＯ
ＳＭ１４、Ｍ１６により構成される。ＰＭＯＳＭ５には
ＰＭＯＳＭ１３が、ＰＭＯＳＭ７にはＰ　Ｍ　ＯＳ　Ｍ
２Ｓが、ＮＭＯＳＭ８にはＮＭＯＳＭ１６が、ＮＭＯＳ
Ｍ６にはＮＭＯＳＭ１４が対応する。

最終出力はＰＭＯ５Ｍ７とＮＭＯＳＭ８のドレイン同志
を接続した点、あるいはＰ　Ｍ　ＯＳ　Ｍ２ＳとＮＭＯ
ＳＭ１６のドレイン同志を接続した点から出力される。

第３図に示した回路は、第２図に示した回路とスイッチ
相当部のみ異なる。互いに対応する部分は参照番号を同
じにして説明を省略する。

第１図のスイッチＳ　Ｗ　１に対応する部分はＰＭ○５
Ｍ１７とＮＭＯＳＭ１８をドレイン同志、ソース同志接
続した構成をもつ。ＰＭＯＳＭ１７のゲートには信号Ｃ
Ｔが、ＮＭＯＳＭ１８のゲートには信号ＣＴが入力され
る。インバータＩＮＶ２に対応する部分からの出力はＰ
ＭＯＳＭ１７とＮＭＯ５Ｍ１８のドレイン同志を接続し
た点に入力され、ソース同志を接続した点から出力され
る。

スイッチＳＷ２に対応する部分はスイッチＳＷ１に対応
する部分と全く同様の接続でＰＭＯＳＭ１９とＮ　Ｍ　
ＯＳ　Ｍ２Ｏとにより構成される。

第２図、第３図の実施例の回路の動作は第１図の実施例
の回路の動作と同じであるが、ＰＭＯＳＭ１とＮＭＯＳ
Ｍ２のβ比はβＰ／βＮ＝１／９（βＰ：ＰＭＯＳのβ
、βＮ　：ＮＭＯＳのβ）とし、Ｐ　Ｍ　ＯＳ　Ｍ　１
、ＮＭＯＳＭ２で構成するゲートのスレッショルド電圧
を１．４Ｖ程度にしている。

ＰＭＯＳＭ３、ＮＭＯＳＭ４のβ比は１：４である。他
のトランジスタのβはほぼ等しい。

ＴＴＬレベル信号を受ける場合は信号ＣＴをロウ、信号
ＣＴをハイにし、ＣＭＯＳレベル信号を受ける場合には
信号ＣＴをハイにし、信号ＣＴをロウにする。

発明の効果 以上説明したように本発明は、同一入力端子に２種類の
入力ゲートを用い、それを切り換えることにより、ＴＴ
Ｌレベルの信号とＣＭＯＳレベルの信号のどちらに対し
ても、デユーティ５０％の信号を集積回路の内部素子に
供給できる効果がある。

【図面の簡単な説明】

第１図、第２図、第３図は本発明の回路の実施例であり
、第４図は従来例の回路を示す図であり、第５図は回路
の動作を示す図であり、第５図（１）、（２）は従来例
の回路の動作を示し、第５図（３）は本発明の回路の動
作を示している。 （主な参照番号） ＩＮＶＩ〜６・・インバータ、 ＳＷＩ、２・　・スイッチ、 Ｍｌ、Ｍ３．Ｍ５．Ｍ７．Ｍ９゜ Ｍｌｌ、　Ｍｌ３．　Ｍｌ５．　Ｍｌ７．　Ｍｌ９・・
Ｐ　Ｍ　Ｏ３Ｍ２．Ｍ４．Ｍ６．Ｍ８．ＭＩＯ。 Ｍｌ２．　Ｍｌ４．　Ｍｌ６．　Ｍｌ８．　Ｍ２Ｏ・・
ＮＭＯＳｌＮＶ５　　１ＮＶ６ 第２図 Ｖｏ。

Claims (1)

【特許請求の範囲】
1. 同一のディジタル入力端子に、ＴＴＬレベル信号用のス
   レッショルド電圧をもつゲートと、ＣＭＯＳレベル信号
   用のスレッショルド電圧をもつゲートの入力を並列に接
   続し、該両ゲートの出力をいずれか一方のゲートを選択
   するスイッチを介して同一点に接続していることを特徴
   とするＭＯＳ型集積回路装置。