JPS62149218A - 高耐圧ｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の目的） 本発明の目的はＣＭＯ８ＥＦＲＯＭにおける書き込み時
、などに高い電圧で動作する回路を提供することである
。

（発明の構成） 相補型絶縁ゲート半導体（ＣＭＯＳ）集積回路において
、高い電源電圧ＶＰにて動作する基本ゲートがＰ型ＭＯ
ＳトランジスタとＮ型ＭＯＳトランジスタ間に、はぼ１
　／　２　ＶＰ　を圧ＶＦをゲート電圧としたＰ型ＭＯ
Ｓトランジスタ１とＮ型ＭＯＳトランジスタ２を直列に
接続し、前記Ｐ型ＭＯ８トランジスタ１とＮ型ＭＯＳト
ランジスタ２の接続点を出力とする構成を特徴とした高
電圧用ＣＭＯＳ回路。

（作用） 基本ゲートのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタのドレイン電圧はグー１圧ＶＦのＰ型ＭＯＳト
ランジスタ１とＮ型ＭＯＳトランジスタ２によってクラ
ンプされ、またＭＯＳトランジスタ１と２のドレインの
ブレークダウン電圧はこれらのゲートにＶＦの電圧が印
加されているために高くなっている。

（発明の効果） 従来ＣＭＯ８ＥＦＲＯＭの書き込み回路には高い１２〜
２５Ｖプログラム電圧電源を必要とし、このプログラム
電源で動作するトランジスタには高耐圧トランジスタが
使用されていた。このために使用マスク枚数の増大を伴
なっていた。本発明は以上の高耐圧トランジスタを使用
しないで高い電圧で動作する回路を提供するものである
。

（実施例） 本発明の実施例を第１図に示す。基本ゲートであるイン
バータ回路に適用したものである。電源電圧ＶＰを抵抗
５と６によって分割した電圧ＶＦをゲート電圧としたＰ
型ＭＯＳトランジスタ１とＮ型ＭＯＳトランジスタ２が
インバータを構成するＰ型ＭＯＳトランジスタ３とＮ型
ＭＯＳトランジスタ４０間に直列に配置されている。

第２図に第１図の回路の動作波型を示す。Ｐ型ＭＯ８ｈ
ランジスタ１と３の接続点Ｓ■にはｖＩ　＝ＶＰ”ＲＶ
Ｆ＋ｌＶＴＰｌ（ＰｍＭＯ８）　ラ：ｙジスタノしきい
値ＶＴＰ）の電圧しか印加されず、Ｎ型ＭＯＳトランジ
スタ２と４の接続点Ｓ２にはｖＩ　＝　ｏ　ｖ（Ｄ時Ｖ
Ｆ−ＶＴｎ　（Ｎ型〜１０Ｓトランジスタのしきい値）
の宿、圧しか印加されず、また出力０■〜ＶＰまで電圧
が印加されてもＭＯＳトランジスタ１と２のゲート電圧
がｖｐが印加されているためドレイン宵圧の耐圧は上昇
する。第３図（ａ）にレベルシフター回路に本発明を適
用した実施例を示す。出力ｂ、Ｄ端子に接するＮ型ＭＯ
Ｓトランジスタ２３．２４のゲート電圧は電源電圧ＶＰ
の１／２はどの電圧ＶＦＮであシ、出力り、　Ｄ端子に
接するＰ型ＭＯＳトランジスタ２５．２６のゲート電圧
ＶＦＰは電源電圧の１／２はどの電圧であり、ＶＦＰ＝
ＶＦＮでなくてもよい。第３図（ｂ）にＶＦＮ、ＶＦＰ
霜、圧を抵抗用Ｐ型ＭＯＳトランジスタ３１とＮ型ＭＯ
Ｓトランジスタ３２及び抵抗３３によって発生する一例
を示している。

（発明のまとめ） 以上本発明によって、書き込み時に高い電圧を必要トス
ル紫外線消去ｕＦＲＯＭ（ＵＶ−ＢＦＲＯＭ）や電気的
消去可能なＰＲＯＭ（ＥＥＰＲ，ＯＭ）のＣＭＯ８製品
などに対して、高耐圧トランジスタを使用しなくてもよ
くなり、従って使用マスク枚数がこの分食なくなり、製
造工程が短縮される。

【図面の簡単な説明】

第１図は本発明の実施例を示す。Ｐ型ＭＯＳトランジス
タ１．３、Ｎ型ＭＯＳトランジスタ２．４、抵抗５．６
である。第２図は入力第１図の動作波形を示す。第３図
（ａ）も本発明の実施例を示す。 Ｎ型ＭＯＳトランジスタ２１．２２．２３．２４、Ｐ型
ＭｏＳトランジスタ２５．２６．２７．２８、入カニ、
逆相式カニ、出力り、Ｄ、一定入力電圧ＶＦＰ１ＶＦＮ
ｓ電源ＶＰである。第３図（ｂ）は分圧回路である。抵
抗用Ｐ型ＭＯＳトランジ２夕３１、抵抗用Ｎ型ＭＯＳト
ランジスタ３２、抵抗３３である。 代理人　弁理士　　内　原　　　晋 第２　図 第３図

Claims (1)

【特許請求の範囲】
1. 相補型絶縁ゲート半導体（ＣＭＯＳ）集積回路において
   、高い電源電圧Ｖ＿Ｐにて動作する基本ゲートがＰ型Ｍ
   ＯＳトランジスタとＮ型ＭＯＳトランジスタ間にほぼ１
   ／２Ｖ＿Ｐ電圧Ｖ＿Ｆをゲート電圧としたＰ型ＭＯＳト
   ランジスタ１とＮ型ＭＯＳトランジスタ２を直列に接続
   し、前記Ｐ型ＭＯＳトランジスタ１とＮ型ＭＯＳトラン
   ジスタ２の接続点を出力とする構成を特徴とした高耐圧
   ＣＭＯＳ回路。