JPS63187717A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はサーボ系で用いるディジタルフィルタ、特にデ
ィジタルフィルタのサンプル周波数とフィルタの折点周
波数が大きく異なるディジタルフィルタに関するもので
ある。

従来の技術 近年、ディジタルフィルタはサーボの分野にも応用され
はじめている。

サーボ系で用いられる低域補償用のフィルタは（１）式
であられされる伝達特性を持っている。

Ｔ、＊ｓ ここで、Ｔ１はフィルタの１／（折点角周波数）であり
、Ｓはラプラス演算子である。

第３図はフィルタの伝達特性を示したボード線図である
。折点周波数Ｆ１から低い周波数まで１次すなわち２０
　［ｄＢ／ｄｅｃａｄｅ］で増大し、折点周波数より高
い周波数ではゲイン一定（Ｏ［ｄＢ］）となっている。

このフィルタを用いることにより、サーボ系の定常的な
偏差をなくすごとができる。

次に、（１）式のフィルタを後進差分方式を用いてディ
ジタルフィルタとして表現す名と（２）式となる。

−Ｚｌ ここで、Ｔはディジタルフィルタのサンプル周期であり
、Ｚ４は１サンプル時間の遅れをあられす。

第４図は、従来のディジタルフィルタの構成を示すブロ
ック回であり、１はサンプル周期ごとにデータが入力さ
れる入力端子であり、２は１の入力端子に入力されたデ
ータを格納する入力レジスタである。３（よりンプル周
期ごとに入力される入力データを累算する累算レジスタ
（累算器と累算器の演算結果を格納するレジスタより構
成されている。）であり、４は１サンプル時間の遅延器
である。５は乗算器であり、６は乗算器５の乗算データ
を格納しているメモリである。７は累算レジスタ３のデ
ータとメモリ６に格納されている乗算データを乗算器５
によって乗算した乗算結果を格納するレジスタである。

８は累算レジスタ３の１サンプル遅れの出力とメモリ６
の乗算データとの乗算結果を格納しておくレジスタであ
る。９はレジスタ７の値からレジスタ８の値を減算する
減算器であり、１０の減算器９の出力を格納しておく出
力レジスタであり、１１は出力端子である。

以上のように構成されたディジタルフィルタについて、
以下その動作について説明する。

まず、入力端子１に入力されたデータが入力レジスタ２
に格納されると、累算レジスタ３は前のサンプル点まで
の累算値とレジスタ２の値を累算する。したがって、累
算レジスタ３の値をＡ、入力レジスタの値をＢとすると
累算レジスタ３の累算結果は（３）式であられされる。

Ａ　　−Ｂ　＋　Ａ、、　　　　　　　　　　−−−・
・−＋３１（ｍはｍ回目のサンプル点をあられす。）つ
ぎに、累算レジスタ３の１サンプル点前の値すなわち遅
延器４の出力値はＡ。−１となる。遅延器４の出力値と
メモリ６に格納された乗算データｂの乗算が乗算器５で
行われ、その乗算結果がレジスタ８に格納される。また
、累算器３とメモリ６に格納された乗算データａの乗算
が乗算器５で行われ、その乗算結果がレジスタ７に格納
される。

減算器９は、レジスタ７の格納データからレジスタ８の
格納データを減算し、その減算結果を出力レジスター０
に出力する。出力レジスター０の出力データが出力端子
１１からディジタルフィルタの出力信号として出力され
る。

以上の動作による演算は（４）式であられされる。

Ｄ＝　（ａ−ｂＺ’　）　＊Ａ　　　　　　　−＝・（
４１ここで、Ｄは出力データである。

つぎに、（３）式をＺｏｌを用いてあられすと（５）式
となる。

（４）式に（５）式を代入すると（６）式となる。

Ｂ　　　　１−２１ （６）式において、ａ　＝　１　＋　Ｔ　／　Ｔ　ｒ　
、　　ｂ　＝　１とおくと（６）式と（２）式は等しく
なり、ディジタルフィルタが正しく構成されているのが
わかる。

このディジタルフィルタを例えばＶＴＲのキャプスタン
モータのサーボに用いてＦ、−１，８［Ｈｚ］とすれば
、Ｔ、＝０．０８８５となる。キャプスタンモータのサ
ーボ系のサンプル周波数すなわちディジタルフィルタの
サンプル周波数を１０８０［Ｈｚ］　とするとＴ＝０．
　９２６　　［ｍ５ｅｃ］となる。その結果、Ｔ／Ｔ、
＝　１０．４７Ｅ−３となる。このときのキャプスタン
・サーボ系の応答周波数はサンプル周波数のｌ／１２以
下である約８０［１（ｚ］としている。

発明が解決しようとする問題点 しかしながら上記のような構成では、ディジタルフィル
タの折点周波数とサンプル周波数が太き（異なるため乗
算の係数が非常に小さくなる。そのため、ディジタルフ
ィルタを構成するレジスタや乗算器のビット数を大きく
して乗算の精度を確保しなければならないという問題点
を有していた。

本発明は上記問題点に、鑑み、ディジタルフィルタのサ
ンプル周波数が折点周波数より非常に太き（でも、乗算
の係数を異常に小さくすることなく、すなわちディジタ
ルフィルタを構成するレジスタや演算器のビット数を大
きくすることなしにディジタルフィルタの特性を確保せ
んとするものである。

問題点を解決するための手段 上記問題点を解決するために本発明のディジタルフィル
タは、サンプル周期ごとに入力データを格納する第１の
レジスタと、前記第１のレジスタに格納された入力デー
タをｎサンプル周期（ｎは２以上の整数）にわたって加
算する第１の加算器と、その加算結果をｎで除した平均
値をｎサンプル周期ごとに累算する累算器と、その累算
結果を格納する第２のレジスタと、前記第２のレジスタ
の出力に第１の係数を乗算する乗算器と、前記乗算器の
乗算結果を格納する第３のレジスタと、サンプル周期ご
とに前記第１のレジスタの出力に前記第３のレジスタの
出力を加算する第２の加算器のレジスタとを備えたこと
を特徴とするものであ作用 本発明は上記した構成によって、低域補償用のディジク
ルフィルタの比例項のサンプル周波数は変えないで累算
器のサンプル周波数をディジタルフィルタのサンプル周
波数より低くするように構成しているので、ディジタル
フィルタのサンプル周波数が折点周波数よりはるかに大
きくても、ディジタルフィルタの伝達特性を変えること
なく、ディジタルフィルタの乗算の係数が小さくならな
いように構成できる。すなわち、ディジタルフィルタの
レジスタや乗算器のビット数を大きくせずにディジタル
フィルタを構成することができる。

また、サンプルデータのｎ回の平均値をとったデータを
累算するため、サンプル周波数のｎ分の１の周波数より
高くサンプル周波数より低い周波数の外乱に対しても影
響を受けることなく低域補償の動作を行うことができる
。

実施例 以下、本発明の一実施例のディジタルフィルタについて
図面を参照しながら説明する。

第１図は本発明の一実施例を示したブロック閲である。

なお、第４図におけるものと同一のものには同一の符号
を付し、重複する説明は省略する。

第１図において、１２はｎサンプル周期にわたってｎ回
の入力データを加算する加算器であり、その出力として
加算結果をｎで除することにより得られた入力データの
平均値を出力する。１３はｎサンプル周期ごとに加算器
１２から出力される入力データの平均値を累算する累算
レジスタ（累算器と累算器の演算結果を格納するレジス
タより構成されている。）である。８は累算レジスタ３
の出力とメモリ６の乗算データとの乗算結果を格納して
おくレジスタである。１４はレジスタ２の値にレジスタ
８の値を加算する加算器であり、１０は加算器１４の出
力とメモリ６の乗算データの乗算結果を格納しておく出
力レジスタである。

以上のように構成されたディジタルフィルタについて、
以下第１図を用いてその動作について説明する。

まず、入力端子１に入力されたデータが入力レジスタ２
に格納される。加算器１２は入力レジスタ２にサンプル
データが格納されるごとに加算を行い、ｎ回の加算が終
了した時点で、その加算結果をｎで除してサンプルデー
タの平均値として出力する。そして、出力した時点で加
算器は０゛にリセットされ、つぎのｎ回の加算に備える
。

累算レジスタ１３は加算器１２がサンプルデータの平均
値を出力するごとに累算を実行する。したがって、累算
レジスタ１３が累算を行うのはｎサンプル周期に１回で
ある。

つぎに、累算レジスタ１３において累算が行われるごと
に、累算レジスタ１２の出力値とメモリ６に格納された
乗算データｄの乗算が乗算器５で行われ、その乗算結果
がレジスタ８に格納される。

したがって、累算レジスタ１２とメモリ６との乗算もｎ
サンプル周期に１回である。そして、乗算結果はつぎの
乗算が行われるまでレジスタ８に保持されている。

加算器１４は、サンプル周期ごとに入力される入力デー
タを保持しているレジスタ２の出力とｎサンプル周期ご
とに乗算結果を保持するレジスタ８の出力を加算する。

その加算結果とメモリ６に格納された乗算データＣの乗
算が乗算器５で行われ、その乗算結果が出力レジスタ１
０に格納される。出力レジスタ１０の出力データが出力
端子１１から出力される。

第１図の構成のディジタルフィルタの伝達特性は（７）
式であられされる。

−Ｚ−ｎ ここで、Ｃは全体のゲインを決める係数であり、（２）
式と同じにすればｃ＝１となる。

つぎに、第２図は（７）式の伝達特性をボード線図に示
したものであり、第２図のｒｌは（７）弐の第１項目で
ある比例項をあられし、ｆ２は（７）式の第２項目であ
る積分項（累積項）をあられしている。

（７）式の伝達特性は、第２図のｒ、とｆ２の和であら
れされ、ｆ３のようになる。

このディジタルフィルタを従来例と同じようにＶＴＲの
キャプスタンモータのサーボに用いる。

ディジタルフィルタの折点周波数Ｆ＋、サーボ系のサン
プル周波数は同じとする。すなわち、Ｆ、　＝１．　８
　［ｔｌｚｌより、Ｔ、＝０．０８８５であり、キャプ
スタンモータのサーボ系のサンプル周波数すなわちディ
ジタルフィルタのサンプル周波数は１０８０［Ｈｚｌで
ある。ここで、積分項と比例項のサンプル周波数の比を
決めるｎを６とすると積分項のサンプル周波数は１８０
［Ｈｚｌ　となるので、積分項のサンプル周期はＴ＝５
．５５５［ｍ５ｅｃ］となる。その結果、Ｔ／Ｔ、　＝
６２．７７８−８となり、サンプル周波数が１０８０　
［１１ｚ］のときに比ベロ倍となる。

したがって、乗算の係数Ｔ／Ｔ　、をディジタルフィル
タのサンプル周波数を一定としたときに比べ大きくでき
るので、ディジタルフィルタを構成するレジスタや乗算
器のビット数を小さくすることができる。

このように、ディジタルフィルタの比例項と積分項のサ
ンプル周波数を変えてもフィルタの特性は変化しない。

折点周波数Ｆ’＋　　［Ｉ＋ｚ］以上の周波数でのキャ
プスタンモータの応答は、（７）式の比例項に依存する
。したがって、折点周波数以上でのキャプスタンモータ
の応答性を確保するため比例項のサンプル周波数を低く
することはできず、サーボ系のサンプル周波数と同じ周
波数にしている。

しかし、折点周波数Ｊ　　［１！ｚ］以下の周波数では
、キャプスタンモータの応答は積分項によるので、積分
項のサンプル周波数をサーボ系のサンプル周波数はど高
くする必要はなく、Ｆｒ　　［ｔｌｚｌより十分高い周
波数に設定すればなんら問題はない。

したがって、本実施例では、折点周波数Ｆ、＝１．８［
Ｈｚｌに対して、積分項のサンプル周波数を折点周波数
Ｆ１より十分高い周波数である１８０［Ｈｚｌとしてい
る。

また、キヤプスタン・サーボ系の応答周波数が約８０［
Ｈｚｌに対して、積分項のサンプル周波数をそれよりも
高い１８０　［１１ｚｌとしているので、ディジタルフ
ィルタの折り返し等による問題も生じない。

さらに、サンプル周期の１回にわたってサンプルデータ
を加算し、その加算値をｎで除して平均化しているので
サンプル周波数の０分の１より高くサンプル周波数より
低い周波数の外乱に対しても本発明のディジタルフィル
タは正常な低域補償フィルタとして動作する。

例えば、サンプルデータがサンプル周波数の２分の１の
周波数で変化している場合、サンプル周期の２回に１回
サンプルデータの累算を行うとすると、累算を行ってい
る方のサンプルデータを基準の値にするようにディジタ
ルフィルタの低域補償が動作する。したがって、本来の
基準値と異なった値でサーボ系が動作してしまうことに
なり好ましくない、（モータに取り付けられた速度発電
機の出力信号の周波数を高くするために出力信号を２逓
倍して用いるときに、出力信号の２逓倍後の信号のデユ
ーティ比がｓｏ：ｓｏにならなかった場合に生じる。） しかし、本発明のようにサンプルデータを力「算し、そ
してその加算結果を平均化したデータを累算するように
しておけば、上記のような問題は起こらずに正常に動作
する。すなわち、サンプルデータを平均化することによ
り、平均化する周波数（累算する周波数）より高くサン
プル周波数より低い周波数の外乱は軽減され、低域補償
が正常にかかり、正規の基準値でサーボ系が動作する。

以上のように、ディジタルフィルタの比例項と積分項の
サンプル周波数を同一の周波数とせずに応答の遅い積分
項のサンプル周波数を比例項のサンプル周波数より低く
することにより、乗算の係数をディジタルフィルタのサ
ンプル周波数を一定としたときに比べ大きくできるので
、ディジタルフィルタを構成するレジスタや乗算器のビ
ット数を小さくすることができる。また、累算データを
０回のサンプルデータの平均値として用いるため累算の
周波数より高くサンプル周波数より低い周波数の外乱の
影響を軽減することができ、サーボ系として好ましいデ
ィジタルフィルタである。

なお、本実施例ではデータの格納にレジスタを用いたが
、マイクロプロセッサなどを用いて構成する場合はメモ
リを用いてもなんらさしつかえない。また、乗算器もソ
フトウェアで構成すれば必要ではなく、加算器とメモリ
によって構成してもよい。

発明の効果 以上のように本発明は、サンプル周期ごとに入力データ
を格納する第１のレジスタと、前記第１のレジスタに格
納された入力データをｎサンプル周期（ｎは２以上の整
数）にわたって加算する第１の加算器と、その加算結果
をｎで除した平均値をｎサンプル周期ごとに累算する累
算器と、その累算結果を格納する第２のレジスタと、前
記第２のレジスタの出力に第１の係数を乗算する乗算器
と、前記乗算器の乗算結果を格納する第３のレジスタと
、サンプル周期ごとに前記第１のレジスタの出力に前記
第３のレジスタの出力を加算する第２の加算器と、前記
第２の加算器の出力に第２の係数を前記乗算器に乗算せ
しめその乗算結果を格納する第４のレジスタを設けるこ
とにより、ディジタルフィルタを構成するレジスタや乗
算器のビット数を小さくすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタルフィルタ
のブロック図、第２図は第１１Ｆのディジタルフィルタ
の伝達特性をあられすボード線図、第３図は従来のディ
ジタルフィルタの伝達特性をあられすボード線図、第４
図は従来のディジタルフィルタのブロック図である。 ２．８．１０・・・・・・レジスタ、５・・・・・・乗
算器、６・・・・・・メモリ、１３・・・・・・累算レ
ジスタ、１２．１４・・・・・・加算器。

Claims (1)

【特許請求の範囲】
1. （１）サンプル周期ごとに入力データを格納する第１の
   レジスタと、前記第１のレジスタに格納された入力デー
   タをｎサンプル周期（ｎは２以上の整数）にわたって加
   算する第１の加算器と、その加算結果をｎで除した平均
   値をｎサンプル周期ごとに累算する累算器と、その累算
   結果を格納する第２のレジスタと、前記第２のレジスタ
   の出力に第１の係数を乗算する乗算器と、前記乗算器の
   乗算結果を格納する第３のレジスタと、サンプル周期ご
   とに前記第１のレジスタの出力に前記第３のレジスタの
   出力を加算する第２の加算器と、前記第２の加算器の出
   力に第２の係数を前記乗算器に乗算せしめその乗算結果
   を格納する第４のレジスタとを備えたことを特徴とする
   ディジタルフィルタ。