JPS63187724A - プリドライブ回路 - Google Patents

プリドライブ回路

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JPS63187724A
JPS63187724A JP62019386A JP1938687A JPS63187724A JP S63187724 A JPS63187724 A JP S63187724A JP 62019386 A JP62019386 A JP 62019386A JP 1938687 A JP1938687 A JP 1938687A JP S63187724 A JPS63187724 A JP S63187724A
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fet
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pulse transformer
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茂雄 中村
Osamu Yairo
八色　修
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、スイッチングレギュレータやＤＣ／ＤＣコン
バータ等において使用されるプリドライブ回路に関する
。
（従来の技術） パルストランスを介してスイッチングトランジスタとし
てのＭＯＳ型電界効果パワートランジスタ（パワーＦＥ
Ｔ）のオンオフ制御Ｊ御をするプリドライブ回路には、
従来から第３図に示すように、パルストランスＴの２次
側は直接パワーＦ　Ｅ　Ｔ　Ｑ　＋のゲート、ソースに
接続されており、パルストランスＴの１次側に接続され
ているドライブトランジスタＱ２を使ってパワーＦ　Ｅ
　Ｔ　Ｑ　Ｉをオンオフ制御するものが使用されている
。このようなプリドライブ回路に使用されるパワーＦＥ
Ｔは、制御する電流も大きく従ってゲートから見た静電
容量（人力容量）も当然大ぎいものとなる。
第３図においてスイッチング回路１は、電源ＰＳから負
荷りに供給される電流をパワーＦ　ＥＴＱ＋　によりオ
ンオフ制御するものであり、プリドライブ回路２と接続
される。スイッチングトランジスタＱ２をオンすると、
実線で示す極性の電圧によりパワーＦ　Ｅ　Ｔ　Ｑ　＋
のゲートが正側に充電され、該パワーＦ　Ｅ　Ｔ　Ｑ　
＋はオン状態となる。またパワーＦＥＴＱ＋をオフさせ
るためにスイッチングトランジスタＱ２をオフすると、
パワーＦ　Ｅ　Ｔ　Ｑ　ｌのゲートに充電されている電
荷はパルストランスＴの２次コイルに破線で示す電流Ｉ
、となって放電され、さらに負側に充電されてパワーＦ
　Ｅ　Ｔ　Ｑ　ｒはオフ状態となる。なお、ＺＤＩ及び
ＺＤ２はパワーＦ　ＥＴＱ＋のゲートを、該ゲートに印
加される電圧が過大とならないように制限し保護するた
めのツェナーダイオードである。
（発明が解決しようとする問題点） 上述のような従来のプリドライブ回路では、パワーＦＥ
ＴＱ＋をオンした後にオフするときは、パルストランス
Ｔの磁束、を初期値にリセットしさらに前記パワーＦＥ
ＴＱ＋をオフするに必要な負側の電圧までゲートを充電
する必要がある。このため、パルストランスＴの２次コ
イルＳ１　・パワーＦ　ＥＴＱ＋のソース・ゲートの経
路を流れる電流■、は、パワーＦ　Ｅ　Ｔ　Ｑ　１の入
力容量が大きく、パワーＦ　ＥＴＱ＋がオンからオフと
なるときの経過時間が短く、ゲート電圧の時間当りの変
化が大きい程、大きくなくてはならない。従ってパルス
トランスＴの磁芯はそれだけ大型のものが必要となる。
パワーＦ　Ｅ　Ｔ　Ｑ　＋のゲートに充電されたエネル
ギーは結局損失となるため、前記ゲートをパワーＦ　Ｅ
　Ｔ　Ｑ　＋をオフとする負電圧を超えて不必要な電圧
領域まで充電することは意味がなく駆動電力を増加させ
るのみで駆動電力効率を低下させる。
上述のように、次の駆動サイクルのためには急速にパル
ストランスＴの磁束を初期値ヘリセットする必要がある
が、パワーＦ　Ｅ　Ｔ　Ｑ　１のゲートは前述のように
充電されて、かつパルストランスＴの２次側に直結され
ているため、この充電による電荷を放電する時間が必要
であり、該パルストランスＴの６ｎ束は急速に初期値ヘ
リセットすることができない。このため高速スイッチン
グを行わせる場合は、上述の電荷を放電させる時間遅れ
があり、このため正常な動作ができない。
本発明は、以上のような点に鑑みてなされたもので、パ
ルストランスを介してパワーＦＥＴのオンオフ制御をす
るプリドライブ回路において、パワーＦＥＴのゲート人
力容量に充電される電荷の影響を軽減することにより低
い駆動電力で動作し、高速スイッチング時の性能の低下
を防止したプリドライブ回路を提供することを目的とし
ている。
（問題点を解決するための手段） 上述の目的を達成するため本発明によれば、パルストラ
ンスを介してＭＯＳ型電界効果パワートランジスタ（パ
ワーＦＥＴ）のオンオフ制御をするプリドライブ回路に
おいて、前記パルストランスの２次側とパワーＦＥＴと
の接続を切・断制御する第１の制御回路を具備したプリ
ドライブ回路が提供される。
（作用） 本発明では、パワーＦＥＴをオン状態からオフ状態とす
るとき、前記パワーＦＥＴのゲート、ソース間の電圧が
設定値を超えて負側のときは、第１の制御回路によって
前記パワーＦＥＴとパルストランスの２次側とを切離し
てゲートを不必要な電圧領域まで充電することを防止す
る。
（実施例） 次に本発明の実施例について図面を参照して説明する。
第１図は、本発明の第１の実施例を示すプリドライブ回
路である。このプリドライブ回路２によって駆動される
べきスイッチング回路１は、図では簡略化して示してい
るが、パワーＦ　ＥＴＱ＋等を備え、このパワーＦ　Ｅ
　Ｔ　Ｑ　＋がプリドライブ回路からの制御信号によっ
てオンまたはオフされる。このパワーＦＥＴＱ、のソー
ス端子は、第１の制御回路を構成しているＭＯＳ型電界
効果トランジスタ（ＦＥ’Ｔ）Ｑ３のソース端子に接続
される。このＦ　Ｅ　Ｔ　Ｑ　３のドレイン端子はパル
ストランスＴの２次コイルＳｌの一端に接続され、他端
は電流制限用の抵抗Ｒ１を介してパワーＦ　Ｅ　Ｔ　Ｑ
　＋のゲート端子に接続されるとともに、ツェナーダイ
オードＺＤ３を介して前記ＦＥＴＱ３のゲート端子に接
続されている。また、ＦＥＴＱ３のソース、ドレイン端
子間にはソースからトレインに向って導通方向となるよ
うにダイオードＤ１が接続されている。パルストランス
Ｔの１次側には、ダイオードＤ２とツェナーダイオード
ＺＤ４との直列回路が並列に接続されている。そして電
源■１からパルストランスＴの１次コイルＰ１を介して
ＦＥＴＱ２のコレクタに接続されており、エミッタは接
地されている。
ＦＥＴＱ２のベースには制御信号Ｓｔが人力されるよう
に回路構成されている。
パワーＦＥＴＱ＋をオンさせるためＦＥＴＱ２をオンさ
せると、パルストランスＴの２次コイルＳ１には第１図
に実線で示す矢印方向の極性の電圧が生じ、この電圧に
より電流制限用抵抗Ｒ１及び第１の制御回路のＦ　Ｅ　
Ｔ　Ｑ　３のドレイン・ソース間に設けたダイオードＤ
１を介してパワーＦＥＴＱ＋のゲートが充電され、パワ
ーＦ　Ｅ　Ｔ　Ｑ　１はオン状態となる。次にパワーＦ
　Ｅ　Ｔ　Ｑ　ｒをこのオン状態からオフ状態とするた
めＦＥＴＱ２をオフにすると、パワーＦＥＴＱ＋のゲー
トに充電されている電荷は、電流制限用抵抗Ｒ１・パル
ストランスＴの２次コイルＳ、・第１の制御回路のＦＥ
ＴＱ３　　・パワーＦ　Ｅ　Ｔ　Ｑ　＋の経路で流れ、
パワーＦ　Ｅ　Ｔ　Ｑ　＋のゲートに充電された電荷は
引抜かれてゲート電圧は低下する。このゲート電圧が０
ボルトに近い値になると、パワーＦ　ＥＴＱ＋　はオフ
状態となる。さらにゲート電圧が低下し負側となりツェ
ナーダイオードＺＤ３のツェナー電圧で定まる設定電圧
を超えて負側になるとツェナーダイオードＺＤ３を介し
て第１の制御回路のＦＥＴＱ３のゲートの電荷が引き抜
かれてＱ３のゲート・ソース間の電圧が約０ボルトとな
ってＦ　Ｅ　Ｔ　Ｑ　３が遮断状態となり、電流ｒ、の
経路は遮断される。従ってパワーＦ　Ｅ　Ｔ　Ｑ　ｌの
ゲート電圧はこれ以上負側に増大することはない。さら
に負側に増大するパルストランスＴの出力電圧はパルス
トランスＴの１次側に並列に接続されたダイオードＤ２
とツェナーダイオードＺＤ４との回路に印加されて、パ
ルストランスＴのコアに残留している磁気エネルギーを
放出する。磁気エネルギーを放出しおわるとパルストラ
ンスＴの磁束は初期値にリセットされ、端子電圧は急速
に０ボルトとなる。電流制限用抵抗Ｒ，は、パワーＦＥ
ＴＱ＋のゲートへ流入あるいは流出する電流を制限する
ことにより、不必要な程高速のスイッチング動作を制限
してノイズあるいはサージ電圧の発生をおさえる役目を
はたす。
以上説明したように上述の実施例では、スイッチングト
ランジスタのパワーＦＥＴＱ＋をオンさせた後にオフさ
せようとして、ドライブトランジスタのＦＥＴＱｚをオ
ンの後オフさせるとき、パワーＦ　Ｅ　Ｔ　Ｑ　ｒのゲ
ートが不必要な電圧領域まで充電されないように第１の
制御回路を作動させる。さらにパルストランスＴの１次
側に設けたダイオードＤ２、ツェナーダイオードＺＤ４
の回路により、次の駆動サイクルに対してパルストラン
ではパルストランスＴが東２の１次コイルＰ２を宥し、
ここに第２の制御回路を備えている点が異なっており、
他の回路は全く第１の実施例と同一である。これらの部
分は第１図、第２図において同符号をもって表示してあ
り、説明を省略する。
第２図において、パルストランスＴには第２の１次コイ
ルＰ２が設けてあり、該コイルＰ２の一端は第２の制御
回路のＦ　Ｅ　Ｔ　Ｑ　４のドレイン端子に接続され、
Ｆ　Ｅ　Ｔ　Ｑ　４のソースは接地されており、ゲート
は後述する入力信号−Ｓｔが人力されている。前記第２
の１次コイルＰ２の他端はダイオードＤ、を介して前記
Ｆ　Ｅ　Ｔ　Ｑ　４のソースに接続されると同時に接地
されている。また前記パルストランスＴの第２の１次コ
イルＰ２の他端はダイオードＤ２を介して電源ｖ１に接
続されている。ドライブトランジスタＱ２のベースと、
前記第２の制御回路のＦＥＴＱ４のゲートには互いに逆
相の信号Ｓｉと−Ｓｉとを供給する制御回路３の信号出
力トランジスタＱ５が接続されるとともに、トランジス
タＱ２のベースにはベース抵抗Ｒ２が接続され、Ｆ　Ｅ
　Ｔ　Ｑ　４のゲートには抵抗Ｒ３が接続されている。
以上のような第２の実施例の回路では、スイッチングト
ランジスタのパワーＦＥＴＱ＋をドライブトランジスタ
Ｑ２によりオンさせた後オフさせるとき、ドライブトラ
ンジスタＱ２がオフとなると同時に第２の制御回路のＦ
　Ｅ　Ｔ　Ｑ　４がオンとなる。このＦＥＴＱ４がオン
状態となると、パルストランスＴの第２の１次コイルＰ
２は、ダイオードＤ３　・第２の制御回路の経路に電流
を流すことにより、パルストランスＴの端子電圧を急速
に０ボルトとする。以上の動作によりパワーＦ　Ｅ　Ｔ
　Ｑ　ｒのゲートに充電されている電荷は引抜かれてゲ
ート電圧は急速に０ボルトとなり、パワーＦ　ＥＴＱ＋
はオフ状態となる。これ以後、Ｆ　ＥＴＱ３が遮断状態
となるまでの動作は、第１の実施例の場合と同じである
。Ｆ　Ｅ　Ｔ　Ｑ　３が遮断状態となった後、さらに負
側に増大するパルストランスＴの出力電圧は、ダイオー
ドＤ２　・Ｄ４を介して電源■、にクランプされる。こ
れ以後、第１の実施例の場合と同様に、磁気エネルギー
を放出しおわるとパルストランスＴの磁束は初期値にリ
セットされ次の駆動サイクルに備えることができる。
以上本発明による２つの実施例について説明したが、本
発明の精神から逸れないかぎりにおいて、種々の異なる
実施例は容易に構成できるから、本発明は前記特許請求
の範囲において記載した限定以外、特定の実施例に制約
されるものではない。
（発明の効果） 本発明によれば、パルストランスを介してパワーＦＥＴ
のオンオフ制御をするプリドライブ回路において、第１
及び第２の制御回路を設けることにより、パワーＦＥＴ
の人力容量の影響を減少させて、駆動電力を減少させパ
ルストランスを小形とし、高速スイッチング時の前記人
力容量による性能低下を防止できるプリドライブ回路を
提供することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すプリドライブ回路
図および周辺回路の回路図、第２図は本発明による第２
の実施例を示す回路図、第３図は従来のプリドライブ回
路の構成を示す回路図である。 Ｔ・・・パルストランス、Ｑｌ・・・スイッチングトラ
ンジスタ（パワーＦＥＴ）、Ｑ２・・・ドライブトラン
ジスタ、Ｑ３・・・第１の制御回路のＦＥＴ、Ｑ４・・
・第２の制御回路のＦＥＴ、Ｑｓ・・・信号出力用トラ
ンジスタ。 特許出願人　　ファナック株式会社 代　理　人　　弁理士　辻　　　實 第３図 、ぐｄ

Claims (6)

    【特許請求の範囲】
  1. （１）パルストランスを介してＭＯＳ型電界効果パワー
    トランジスタ（パワーＦＥＴ）のオンオフ制御をするプ
    リドライブ回路において、前記パルストランスの２次側
    とパワーＦＥＴとの接続を切・断制御する第１の制御回
    路を具備したことを特徴とするプリドライブ回路。
  2. （２）前記パルストランスの１次側に第２の１次コイル
    を設け、該コイルの短絡開放制御をする第２の制御回路
    を具備したことを特徴とする特許請求の範囲第（１）項
    に記載のプリドライブ回路。
  3. （３）前記第１及び第２の制御回路をＭＯＳ型電界効果
    トランジスタ（ＦＥＴ）を用いて構成したことを特徴と
    する特許請求の範囲第（１）項又は第（２）項に記載の
    プリドライブ回路。
  4. （４）前記第１の制御回路を、該回路の ＦＥＴのソース、ドレイン間にダイオードを接続して構
    成したことを特徴とする特許請求の範囲第（３）項に記
    載のプリドライブ回路。
  5. （５）前記第１の制御回路を、該回路の ＦＥＴのゲートと前記パルストランスの２次側との間に
    ツェナーダイオードを設けて構成したことを特徴とする
    特許請求の範囲第（３）項に記載のプリドライブ回路。
  6. （６）前記パルストランスの２次コイル端子と直列に電
    流制限用の抵抗を設けたことを特徴とする特許請求の範
    囲第（１）項乃至第（４）項、又は第（５）項に記載の
    プリドライブ回路。
JP62019386A 1987-01-29 1987-01-29 プリドライブ回路 Granted JPS63187724A (ja)

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DE3889019T DE3889019T2 (de) 1987-01-29 1988-01-29 Ansteuerschaltung.
EP88901312A EP0299088B1 (en) 1987-01-29 1988-01-29 Pre-drive circuit
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