JPH02177719A

JPH02177719A - トランス結合駆動回路

Info

Publication number: JPH02177719A
Application number: JP63332615A
Authority: JP
Inventors: Mikio Yamazaki; 幹夫山崎; Shunji Ishii; 石井　俊二
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は電力用スイッチング素子の駆動回路に係り、
特にパワーＭＯ３ＰＥＴの様な電圧制御形スイッチング
素子のトランス結合駆動回路に関するものである。

（従来の技術）第６図は、ＮチャンネルパワーＭＯＳＦＥＴを駆動する
場合の、従来のトランス結合駆動回路を示した回路図で
ある。駆動電源Ｅ４は駆動トランスＴの１次巻線Ｎ１を
通して駆動トランジスタＱ、のコレクタ端子Ｃ及びエミ
ッタ端子已に接続されると共に、リセット巻線と呼ばれ
る３次巻線Ｎ、を通じて電圧クランプダイオードＤ、に
接続される。

駆動トランジスタＱ、のベース端子Ｂ及びエミッタ端子
８間に制御パルス信号源１が接続される。

駆動トランスＴの２次巻線Ｎ２の両端は主スイッチ素子
であるパワーＭＯ３ＦＥＴ　Ｑ　ｚのゲート端子Ｇ及び
ソース端子Ｓに接続され、パワーＭＯ３ＦＥＴＱｚのド
レイン端子りおよびソース端子Ｓ間に負荷回路２が接続
される。駆動トランジスタＱ、のコレクタ端子Ｃ及びエ
ミッタ端子８間には出力容量Ｃ０が存在し、パワーＭＯ
３Ｆ［！Ｔ　Ｑ　ｔのゲート端子Ｇ及びソース端子Ｓ間
に人力容量Ｃｔが存在する。

この回路の動作は、まず、制御パルス信号源ｌの出力電
圧がハイレベルの時、駆動トランジスタＱ、がオンし、
駆動電源Ｅ、の巻数比Ｎｉ／Ｎ＋倍の電圧が巻線Ｎ２に
生じ、この電圧がパワー阿０５ＦＥＴ　Ｑ、のゲート−
ソース間に導かれ、パワーＭＯＳＦＥＴ　Ｑ　！がオン
する０次に、制御パルス信号源１の出力電圧がローレベ
ルになり、駆動トランジスタＱ、がオフすると、駆動ト
ランスＴのフライバック電圧により、各巻線に逆電圧が
発生するが、この電圧は、巻線Ｎ、に接続された電圧ク
ランプダイオードＤ１が導通するため、巻線Ｎ、の両端
電圧が駆動電源Ｅ、の電圧となるようにクランプされる
。その結果、巻線Ｎ、の両端電圧が駆動電源Ｅ、の巻数
比Ｎ　Ｚ　／　Ｎ　３倍の負電圧となり、この電圧がパ
ワーＭＯ５ＦＥＴ　Ｑ　ｚのゲート−ソース間に導かれ
、パワーＭＯＳＦＥＴ　Ｑ　ｔがオフする。

（発明が解決しようとする課題）以下この回路の詳細な動作と問題点について述べる。

第７図は第６図の主要部分の動作波形図である。

図において、■□は駆動トランジスタＱ、のベース−エ
ミッタ間電圧波形であり、制御パルス信号源ｌの出力波
形に等しく、■４は駆動トランジスタＱ、のコレクター
エミッタ間電圧波形、Ｌ＋は巻線Ｎ、の電流波形、Ｉ、
Ｉ３は巻線Ｎ、の電流波形、ｖ、ｓはパワーＭＯ３ＦＥ
ＴＱｚのゲート−ソース間電圧波形、ｖｏはドレイン−
ソース間電圧波形である。

また、ＶｔｘはパワーＭＯ３ＦＥＴＱｉのスレショルド
電圧、Ｈは駆動トランジスタＱ１のベース−エミッタ間
電圧■、のハイレベルを、Ｌはローレベルを示し、Ｔ　
ｏ　ｎはＶｌｔがハイレベルであるオン期間を、Ｔ６ｔ
ｆはＶＩＥがローレベルであるオフ期間を、Ｔ、、。

は誤動作が生じている期間を表わす。

オン期間Ｔ　０１１の間、駆動トランジスタＱ１のコレ
クターエミッタ間電圧ＶＣｔがＯであるため、励磁エネ
ルギーが駆動電源Ｅ４から駆動トランスＴへ巻線Ｎ１を
介して注入され、この様子は巻線電流ｒＮＩの増加とし
て観測される。同時に、駆動電源Ｅ４の巻数比Ｎ　ｔ　
／　Ｎ　１倍の電圧が巻線Ｎ２の両端にＶＧｉとして現
れるので、パワーＭＯ５ＦＥＴＱｚがオンし、ドレイン
−ソース間電圧ＶＯＳがＯになる。

Ｖｌｔがローレベルになった直後すなわちオフ期間Ｔ０
１．の最初は、駆動トランジスタＱ１がオフし、駆動ト
ランスＴの全巻線が解放される結果、オン期間に蓄積さ
れた励磁エネルギーによるフライバック電圧がオン期間
と逆方向に全巻線に発生する。このフライバック電圧は
、電圧クランプダイオードＤ１が導通すると、巻線Ｎ、
が駆動電源Ｅ６に並列接続されるので、巻線Ｎ、の両端
電圧がＥ４の電圧と等しくなるようにクランプされる。

したがって、駆動トランジスタＱ、のコレクタエミッタ
間電圧■、はＥ、の巻数比Ｎ　＋　／　Ｎ　ｓ倍の電圧
とＥ、との和となり、また巻線Ｎ！の両端電圧に等しい
パワーＭＯ５ＦＥＴＱ２のゲート−ソース間電圧ＶＣＳ
はＥ４の巻数比Ｎ、／Ｎ３倍の負電圧となり、この結果
、パワーＭＯＳＦＥＴＱｚがオフする。

オフ期間’ｒｏｔｅの前半は、巻線Ｎ、の電流■１が電
圧クランプダイオードＤ１を通って駆動電源Ｅ、を充電
する方向に、直線的に減少しながら還流し、やがてＯに
なる。すなわち、この期間に励磁エネルギーが駆動電源
Ｅ、に回生され、駆動トランスＴの磁束がリセットされ
る。この間、各巻線には駆動電源Ｅ、と駆動トランスＴ
の各巻線に対する巻線Ｎ、の巻数比とで決まる一定電圧
が持続するため、パワーＭＯＳＦＥＴＱｚのゲート−ソ
ース間電圧ｖＧ！は負電圧が保たれ、パワーＭＯ３ＦＥ
／ＴＱｚはオフ状態が持続する。

従来の回路構成の問題点は、この巻線Ｎ、の電流ＩＮ２
がＯすなわち駆動トランスＴの磁束がリセットした直後
から発生する。以下この問題点について詳細に述べる。

駆動トランスＴの磁束リセットが終了し、巻線Ｎ、の電
流ＩＮ！がＯになると、電圧クランプダイオードＤ、が
オフし、駆動トランスＴの全巻線が開放される。このと
き、駆動トランジスタＱ１の出力容量Ｃ０とパワーＭＯ
３ＦＥＴＱｚの入力容ＮＣ８は直流電圧源Ｅ４の電圧よ
り高い、前述のクランプされた、フライバック電圧に充
電されている。

したがって、出力容量Ｃ０および入力容１ｃｉと駆動ト
ランスＴの励磁インダクタンスとのＬＣ自由振動現象が
生じ、駆動トランジスタＱ−のコレクターエミック間電
圧ｖｃ！９巻線Ｎ、の電流ＩＮ＋およびパワーＭＯ５Ｆ
ＥＴ　Ｑ　ｚのゲート−ソース間電圧ＶＧＳが振動する
。この振動は有害である。ゲート−ソース間電圧Ｖ。が
振動によりスレショルド電圧Ｖｌｌより高電圧になると
、パワーＭＯ３ＦＥＴ　Ｑ□の動作は、オフすべき期間
であるにもかかわらずオンする、誤動作となる。この誤
動作は前述の自由振動周期に従って数回発生することが
多く、この誤動作が生じる期間がＴ、、１である。

この対策として、巻線Ｎ、とパワーＭＯ３ＦＥＴ　Ｑっ
との間に直列または並列に振動抑制用抵抗を挿入し振動
現象を抑制する方法が考えられるが、この挿入した抵抗
による電力損失が大きく、且つスイッチング速度が低下
する等の問題点があった。

以上の問題点を解決するため、この発明は、トランス結
合駆動回路の振動現象による誤動作を損失を伴うことな
く排除することを目的とする。

（課題を解決するための手段）上記目的を達成するため、この発明は、駆動トランスに
補助巻線を設け、パワーＭＯ３ＰＥＴがオフすべき期間
に、この補助巻線を短絡用整流器を介して短絡するよう
に接続する。

（実施例）以下、図面に沿ってこの発明の実施例について説明する
。なお、実施例は一つの例示であって、この発明の精神
を逸脱しない範囲で種々の変更あるいは改良を行いうる
ことは言うまでもない。

第１図はこの発明の基本的実施例を示す回路図である０
図において、駆動電源Ｅａ、制御パルス信号源１、駆動
トランジスタＱ１、出力容量Ｃ０、コレクタ端子Ｃ、ベ
ース端子Ｂ１エミッタ端子Ｅ。

駆動トランスＴ、１次巻線Ｎ１．２次巻線Ｎ２、リセッ
ト巻線Ｎ３、パワーＭＯ５ＦＥＴ　Ｑ　ｔ　、入力容量
Ｃ８、ドレイン端子Ｄ１ゲート端子Ｃ１ソース端子Ｓ１
電圧クランプダイオードＤ５、負荷回路２は第６図に示
した従来の構成と同様であり、この発明を実現するため
更に、駆動トランスＴに補助巻線Ｎ、を設け、この巻線
Ｎ４の両端を短絡用ダイオードＤよおよび短絡用スイッ
チ素子Ｑ３に接続し、短絡用スイッチ素子Ｑ、が信号反
転器Ｑ４によって駆動トランジスタＱ１と逆位相でオン
・オフするように接続している。

第２図は第１図における主要部分の動作を示した波形図
であり、図において、駆動トランジスタＱ、のベース−
エミッタ間電圧波形Ｖ０、ハイレベルＨ１０−レベルし
、コレクターエミッタ間電圧波形ＶＣ！、駆動トランス
Ｔの巻線Ｎ、の電流波形ｔｌｌ＋、＠線Ｎ、の電流波形
■。、パワー間ＳＦ［！ＴＱ！のゲート−ソース間電圧
波形ｖＧ！、ドレイン−ソース間電圧波形ｖ０、スレシ
ョルド電圧Ｖ！や、オン期間Ｔ　ｏ　＋ｔ、オフ期間Ｔ
６ｆｆは第７図と同じであり、ＩＮ’４は補助巻線Ｎ４
の電流波形を示している。

以下、この発明のトランス結合駆動回路について第り図
および第２図を用いて詳細に説明する。

オン期間Ｔｏ＋ｔでは、短絡用スイッチ素子Ｑ、がオフ
であり、また、オフ期間ｒａｆｔの前半、巻線Ｎ、に電
流■。が流れている間は、各巻線にフライバック電圧に
よる逆電圧が発生しているため、短絡用ダイオードＤ、
はオフ状態である。したがって、この期間は、補助巻線
Ｎ４が開放状態で、巻線Ｎ４が回路動作に影響しないた
め、回路動作は従来回路と同様である。この発明が効果
を発揮するのは、オフ期間Ｔ０１．の後半である。

駆動トランスＴの磁束リセットが終了し、巻線Ｎ、の電
流Ｉ。が０になると、電圧クランプダイオードＤ１がオ
フし、駆動トランスＴの全巻線が開放される。このとき
、駆動トランジスタＱ、の出力容１ｃ、とパワーＭＯ５
ＦＨＴＱｚの入力容１ｃ。

は駆動電源Ｅ４の電圧より高い、前述のクランプされた
、フライバック電圧まで充電されている。

したがって、出力容量Ｃ０および入力容量Ｃ１と駆動ト
ランスＴの励磁インダクタンスとのＬＣ自由振動現象が
生じ、駆動トランジスタＱ、のコレクターエミッタ間電
圧Ｖ　ｃ　ｚ　＊巻！Ｉ　Ｎ　＋の電流■□およびパワ
ーＭＯ３ＦＥＴＱｚのゲート−ソース間電圧ＶＣＳが振
動する。しかし、この振動現象は各巻線の両端電圧が負
の間だけである。全問題としているのはオフ期間Ｔ０１
．であるから、短絡用スイッチ素子Ｑ３はオン状態であ
る。したがって、各巻線電圧が振動により正に転じると
、短絡用ダイオードＤ２がオンし、巻線Ｎ４が短絡され
、巻線Ｎ４の電１１１ｗ４が他の巻線に直前まで流れて
いた振動電流を保持する。この結果、駆動トランスＴの
全巻線のインピーダンスが０となり、自由振動現象が停
止し、従来回路のようなパワーＭＯ３ＰＥＴ　Ｑ　ｚの
誤動作が生じない。また、この発明では、如何なる抵抗
も回路中に必要としないので、電力損失の上昇やスイッ
チング速度の低下といった問題も生じない。

第３図、第４図および第５図は、この発明をスイッチン
グコンバータに応用した実施例である。

この種のスイッチングコンバータでは、駆動しようとす
る主スイッチ素子がオフの期間に、還流ダイオードを通
る循環電流が流れる。したがって、この発明における補
助巻線を短絡用ダイオードを介して前述の還流ダイオー
ドの両端に接続すれば、還流ダイオードが短絡用スイッ
チ素子として作用するので、第１図で述べた短絡用スイ
ッチ素子Ｑ。

および信号反転器Ｑ４を省略することができる。

第３図はパックブースト形コンバータに応用した例であ
る。図において、巳は入力電圧源、Ｔ、。

は主トランス、Ｄ、は整流ダイオード、Ｃｔは平滑コン
デンサ、ＲＬは負荷抵抗であり、Ｃ２は駆動しようとす
る主スイッチ素子である。また、３はこの発明による駆
動回路であり、駆動回路３内部の駆動電源Ｅ４、駆動ト
ランジスタＱＩ、駆動トランスＴ、１次巻線ＮＩ、２次
巻線Ｎ２、リセット巻ｗＡＮ１、補助巻線Ｎａ、電圧ク
ランプダイオードＤＩ、短絡用ダイオードＤ２および制
御パルス信号源ｌは第１図と同じ構成である。

このコンバータは、主スイッチＱ２がオンの期間に主ト
ランスＴ１１．に励磁エネルギーを蓄え、オフの期間に
そのエネルギーを整流ダイオードＤ。

を介して負荷へ供給する。特に、電流連続モードと呼ば
れる動作状態においては、主スイッチの全オフ期間を通
して整流ダイオードＤ、に負荷電流が流れ、Ｄ、がオン
状態を持続する。したがって、この発明における補助巻
線Ｎ４を図に示すように短絡用ダイオードＤ２を介して
整流ダイオードＤ３の両端に接続している。

第４図はこの発明をフォワード形コンバータに応用した
例である。図において、Ｅは入力電圧源、Ｔ□は主トラ
ンス、Ｄ、は主トランスのフライバック電圧クランプ用
ダイオード、Ｄ、は整流ダイオード、Ｄ４は還流ダイオ
ード、ＬＮよ平滑チョークコイル、Ｃ１は平滑コンデン
サ、Ｒ５は負荷抵抗、Ｃ２は主スイッチ素子であり、駆
動回路３および制御パルス信号１は第３図と同様である
。

このコンバータは、主スイッチ素子Ｑ８がオンの時整流
ダイオードＤ、を介して入力電圧源Ｅから平滑チョーク
コイルＬおよび負荷ＲＬに電力を供給し、オフの時還流
ダイオードＤ４を介して平滑チョークコイルＬの蓄積エ
ネルギーを負荷ＲＬへ供給する。したがって、平滑チョ
ークコイルＬを流れる電流がカットオフしない負荷条件
においては、主スイッチ素子Ｑ８の全オフ期間を通して
還流ダイオードＤ、に電流が流れ、Ｄ４がオン状態を持
続する。したがって、この発明における補助巻線Ｎ４を
図に示すように短絡用ダイオードＤ８を介して還流ダイ
オードＤ、の両端に接続している。

第５図はこの発明のプッシュプル形コンバータに応用し
た例である。主スイッチ素子Ｑ、、Ｑ。

および整流ダイオードＤｓ、Ｄ４が２個ずつ存在し、ま
た駆動回路３も２組存在する。この回路の動作は、Ｄ、
に対してはＤ４が、Ｄ４対してはり、が還流ダイオード
の役割をはだすことを考えれば、第４図のフォワード形
コンバータと同様である。

以上、１つの基本回路と３つの応用回路について、駆動
トランスの磁束リセットにリセット巻線を設けた場合の
実施例を述べたが、リセット巻線を用いず、ダイオード
、コンデンサ、抵抗で構成するＤ−Ｃ−Ｒリセット回路
やリセット回路を設けない自然リセットの場合でもまっ
たく同じ構成でこの発明を適用することができる。さら
に、主スイッチ素子を駆動する上においては、主スイッ
チ素子がＭＯＳＦＥＴを始め、バイポーラトランジスタ
等如何なる素子でも、また、前述の主回路の他、降圧チ
ッッパ回路や昇圧チッッパ回路等、如何なる主回路であ
ってもこの発明が適用可能であることは言うまでもない
。

（発明の効果）以上説明したように、この発明によれば、主スイッチ素
子の誤動作を防止するために振動抑制用制動抵抗を主ス
イッチ素子と駆動回路の間に挿入する必要がない。した
がって、駆動損失と呼ばれる電力損失が低減でき、高効
率な駆動が可能となり、同時に、制動抵抗挿入によるス
イッチング速度の低下も防止できるという利点がある。

したがって、低損失、高効率、高周波が要求される小形
スイッチングレギュレータ等の駆動回路に適している。

また、トランス結合であるため、主スイッチ素子を含む
主回路と、駆動回路を含む制御回路との直流電位の絶縁
が容易であること、主スイッチ素子を駆動するのに必要
な電圧は制御回路の出力電圧に無関係に駆動トランスの
巻数比で開部可能であることは言うまでもない。

【図面の簡単な説明】

第１図はこの発明の基本的実施例を示す回路図、第２図
はこの発明における主要部分の動作波形図、第３図はこ
の発明をパックブースト形コンバータに適用した実施例
を示す図、第４図はこの発明をフォワード形コンバータ
に適用した実施例を示す図、第５図はこの発明をプッシ
ュプルコンバータに適用した実施例を示す図、第６図は
従来のトランス結合駆動回路の回路図、第７図は従来回
路の主要部分の動作波形図である。１・・・制御パルス信号源、２・・・負荷回路、３・・
・この発明のトランス結合駆動回路、Ｅ・・・入力電圧
源、Ｅ４・・・駆動電源、Ｑｌ・・・駆動トランジスタ
、Ｑ２・・・主スイッチ素子、Ｑ、・・・短絡用スイッ
チ素子、Ｔ・・・駆動トランス、Ｎ、・・・１次巻線、
Ｎ、・・・２次巻線、Ｎ、・・・リセット巻線、Ｎ４・
・・補助巻線、Ｄｌ・・・電圧クランプダイオード、Ｄ
２・・・短絡用ダイオード。特許出願人　　日本電信電話株式会社

Claims

【特許請求の範囲】

（１）駆動トランスの１次巻線にパルス電圧を印加し、
駆動しようとする主スイッチ素子の制御端子に前記駆動
トランスの２次巻線を接続し、前記主スイッチ素子を連
続的にオン・オフする駆動回路において、前記駆動トラ
ンスに補助巻線を設け、前記主スイッチ素子がオフすべ
き期間に、前記補助巻線を短絡用整流器を介して短絡す
るように接続したことを特徴とするトランス結合駆動回
路。