JPS6318861B2 - - Google Patents

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JPS6318861B2
JPS6318861B2 JP56209551A JP20955181A JPS6318861B2 JP S6318861 B2 JPS6318861 B2 JP S6318861B2 JP 56209551 A JP56209551 A JP 56209551A JP 20955181 A JP20955181 A JP 20955181A JP S6318861 B2 JPS6318861 B2 JP S6318861B2
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JP
Japan
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integrated circuit
scale integrated
test
circuit
scale
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JP56209551A
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Kei Byuuroo Furetsudo
Jei Zashio Jon
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS6318861B2 publication Critical patent/JPS6318861B2/ja
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    • H—ELECTRICITY
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  • Tests Of Electronic Circuits (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 本発明は試験用外部アクセス集積回路を有する
大規模集積回路装置およびその製造方法に関す
る。
大規模集積回路がより複雑化し、容量が大きく
なるのに伴なつて、大規模集積回路の入出力用パ
ツドの数を増大させる必要性が増してきた。とこ
ろが、入出力用パツドの数が多ければ多い程、大
規模集積回路を試験するためにパツドを探査（プ
ローブ）する間すべてのパツドに同時に接触する
ことがますます困難になる。パツド数が増大する
と、探査（プロービング）の困難性が増大し、大
規模集積回路のすべての入出力用パツドに対して
同時接触させることの困難性によつて歩留りが影
響される機会が多くなる。従つて、大規模集積回
路の試験をするための探査を簡単化し、大規模集
積回路のパツドに対して同時に探査接触をするこ
との困難性に起因する歩留りの減少をもたらさな
い、新しい、改良された大規模集積回路が必要と
される。
本発明による大規模集積回路装置は大規模集積
回路と試験用集積回路から構成されている。大規
模集積回路は半導体基板上に形成され、表面にわ
たつて広がつており、相互に接続された多数の回
路素子と、その回路素子に接続されており半導体
基板の外側周辺の近傍に配置されている多数の入
出力用パツドとから構成されている。試験用集積
回路は半導体基板に形成され、前記表面にわたつ
て広がつている。試験用集積回路は、半導体基板
によつて担持され、試験用集積回路に接続されて
いる複数の探査用パツドを有している。探査用パ
ツドの数は入出力用パツドの数より少数である。
試験用集積回路は大規模集積回路の外側に、しか
も大規模集積回路に比較的近傍して形成されてい
る。試験用集積回路を大規模集積回路に接続する
リード線が半導体基板上に設けられ、それによ
り、試験用集積回路の前記探査（プロープ）用パ
ツドによる探査によつて、大規模集積回路に対す
るアクセスが達成されて、大規模集積回路の特性
を確認することができる。
一般的に、本発明の目的の一つは、大規模集積
回路を試験するために必要なプローブ用パツドの
総数を著しく減少せしめることを可能にする、大
規模集積回路装置およびその製造方法を提供する
ことにある。
本発明の目的の他の一つは、少なくとも数百個
の入出力用パツドを有する大規模集積回路に使用
が可能な、上記の特徴の大規模集積回路装置およ
びその製造方法を提供することにある。
本発明の目的の他の一つは、上記の特徴の大規
模集積回路であつて、その中に別の試験用集積回
路が、半導体基板上に集積化され形成されてお
り、試験用集積回路に担持されている探査用パツ
ドによる試験用集積回路へのアクセスを達成する
ことができるようにした、大規模集積回路装置お
よびその製造方法を提供することにある。
本発明の目的の他の一つは、より大きい探査用
パツドを設けることができ、大規模集積回路の試
験に際して入出力用パツドを破壊する危険がな
い、上記の特徴の大規模集積回路装置およびその
製造方法を提供することである。
本発明の目的の他の一つは、大規模集積回路の
試験が終了した後に、試験用集積回路は除去され
放棄される、上記の特徴の大規模集積回路装置お
よびその製造方法を提供することである。
本発明の目的の他の一つは、試験用集積回路は
大規模集積回路の試験のためにカスタム化するこ
とができる、上記の特徴の大規模集積回路装置お
よびその製造方法を提供することである。
本発明の目的の他の一つは、試験用集積回路は
大規模集積回路のためにカスタム化されるけれど
も、それ自体が、探査用装置を有する普遍的なイ
ンターフエイスに対して適合するように作り変え
ることができる、上記の特徴の大規模集積回路装
置およびその製造方法を提供することである。
本発明の目的の他の一つは、試験用集積回路と
大規模集積回路とを相互接続しているリード線は
双方向性であり得る、上記の特徴の大規模集積回
路装置およびその製造方法を提供することであ
る。
本発明の目的の他の一つは、大規模集積回路が
４つの辺を有する矩形をしており各辺上に入力用
パツドおよび出力用パツドを備えている、上記の
特徴の大規模集積回路装置およびその製造方法を
提供することである。
本発明の目的の他の一つは、試験用集積回路は
少なくとも一辺に集積化されて形成されている、
上記の特徴の大規模集積回路装置およびその製造
方法を提供することである。
本発明の目的の他の一つは、試験用集積回路が
各辺上に形成されている、上記の特徴の大規模集
積回路装置およびその製造方法を提供することで
ある。
本発明の目的の他の一つは、各大規模集積回路
のための試験用集積回路は、空間的な必要条件に
関しては、隣接する大規模集積回路に対する試験
用集積回路が相補的であるようにして形成されて
いる、上記の特徴の大規模集積回路装置およびそ
の製造方法を提供することである。
本発明の他の目的および特徴は、添付の図面と
関連させつつ詳細に記載された好ましい実施例に
ついての以下の記述から明らかとなろう。
第１図において、本発明を具体化した試験用外
部アクセス集積回路を有する大規模集積回路が示
されている。図示の如く、大規模集積回路はシリ
コンのような適切な材料で形成された半導体基板
１１で構成されている。半導体基板は、例えば３
インチ（7.6cm）または４インチ（10.2cm）の直
径を有するウエハ全体であるような、任意の寸法
であり得る。従来の技術によつて、あるいは1977
年５月31日米国特許願第801907号に開示された技
術を使用することによつて半導体基板内に形成さ
れ、多数の集積回路素子からなる大規模集積回路
が得られる。当業者によく知られているように、
集積回路は任意の所望の論理系または技術を利用
して形成される。例えば、以下により詳細に記述
するように、TTL、CMOS等で形成される。
回路素子は、トランジスタ、ダイオード、抵抗
器およびコンデンサといつた従来の半導体回路素
子からなる。当業者によく知られているように、
これらの回路素子は、例えば、配線層の間に伸長
した貫通孔（Vias）を有する複数の配線層の使
用による方法のような従来の方法で相互に接続さ
れ得る。大規模集積回路は、例えば、等しい長さ
の４辺１２を有する正方形の矩形状のような、任
意の所望の形状にすることができる。大規模集積
回路１３は、各辺１２に隣接して半導体基板上に
設けられた多数のパツドを設けて辺１２の範囲内
に形成されている。大規模集積回路を担持してい
る半導体基板１１の外側周辺に隣接する辺１２の
各各の上にわずか25個のパツド１４だけが図示さ
れているが、少くとも100個のパツド１４が各辺
上に設けられて全体で少なくとも400個の入出力
用パツドが与えられるということが、本発明につ
いて認められるべきである。
試験用集積回路１６が大規模集積回路１３用に
設けられており、その試験用集積回路は大規模集
積回路の外側にしかも比較的近接して形成されて
いる。以下に記述するように、試験用集積回路１
６はマルチプレクサの形式をしている。試験用集
積回路１６は大規模集積回路１３の少なくとも１
つの辺上に設けられている。第１図において、試
験用集積回路１６は大規模集積回路１３の４つの
辺１２の各々の上に設けられている。試験用集積
回路１６の各々は相互に接続された複数の回路素
子からなり、それらの回路素子は半導体基板内に
形成され半導体基板の表面を通して伸長してい
る。これらの集積回路素子は集積回路と共に使用
するための、前述の２層配線系によつて相互接続
され得る。リード線（図示せず）が試験用集積回
路を相互接続するために設けられている。試験用
マルチプレクサすなわち試験用集積回路１６と
LSI回路との間の相互接続用リード線は、第１レ
ベルのメタライゼーシヨンの使用によつて、パツ
ド１４の各々に進む単線を使用することによつて
作ることができる。試験用集積回路は、その境界
内に形成されている複数の探査用パツド１７を備
えている。第１図に示されているように、例とし
て、試験用集積回路の各々は７個の探査用パツド
を備えておりそれらのパツドはパツドの中の十字
形で表示されているが、大規模集積回路用に設け
られているパツドは中が空白である。各辺１２上
に設けられている集積回路１６の各々のために必
要な空間は図に示されているように実質的にＬ形
であるということが着目されるであろう。Ｌ形に
よつて、リード線を試験用集積回路から集積回路
のすべてのパツド１４にまで伸長させることを可
能にしながら、しかも、Ｌ形空間領域のより大き
い部分に探査用パツドを配置することが可能にな
る。第１図において、隣接する大規模集積回路の
ためのＬ形領域１８は互いに相補的であるという
ことが着目されるであろう。従つて、試験用集積
回路のためのＬ形の形状は、試験用集積回路のた
めの比較的大きい探査用パツドを設けることを可
能にしながら、しかも、試験用集積回路によつて
占められる空間を節約することを可能にしている
ということがわかる。試験用集積回路の間の大規
模集積回路の隅に設けられている破線の正方形２
１は大規模集積回路をウエハから切り取り、試験
用集積回路を大規模集積回路から分離するための
けがき線を意味している。そのけがき線はまた、
以下に記述される方法により、大規模集積回路が
所定の要求を満たしているかどうかを確認するた
めに試験用集積回路が利用された後に、試験用集
積回路は大規模集積回路から分離され放棄され得
るということを意味している。
試験用集積回路は大規模集積回路の外部に大規
模集積回路に比較的近接して形成され、試験用集
積回路を大規模集積回路のパツドと相互接続する
ことを可能にするということが着目されるであろ
う。
第１図に示された例から、大規模集積回路の各
各の各辺上に設けられている試験用集積回路のた
めにいくらかの空間が必要とされるけれども、大
規模集積回路は互いに非常に密接に接合している
ということがわかる。
第２図において、試験用集積回路１６による試
験操作に利用されるべき計算機のためのインター
フエイス回路のブロツク図および論理的相互接続
が示されている。前述のように、試験用集積回路
は、大規模集積回路１３を試験するために大規模
集積回路１３の各辺上に設けられたマルチプレク
サの形式をしている。第２図に示されているイン
ターフエース回路は実質的に従来型である。入出
力バス２６はCPUに接続している。CPUは、例
えばヒユーレツトパツカードHP21MX、、データ
ジエネラルNOVAあるいはデツクPDP１１とい
つた、ダイレクトメモリアクセスチヤンネルを有
する任意の16ビツト計算機でよい。
バス２６は従来のTTL回路に供給される。こ
の回路はマスクメモリ２７およびパターンメモリ
２８を包含する。パターンメモリは大規模集積回
路上の各パツドに対して１または０を記憶してお
り、マスクメモリは、大容量集積回路上のパツド
が試験をされたか無視されたかによつて、１また
は０を記憶する。マスクメモリは未知の値を無視
するということが本質的である。16ビツトの情報
が計算機からパターンメモリへ、そしてバス２６
を介してトライステートドライバ２９に供給さ
れ、そのトライステートドライバ２９は、接触用
の探査または探査用装置（図示せず）を介して大
規模集積回路のためのマルチプレクサ１６の各各
の探査用パツド１７に接続されている。当業者に
よく知られているように、トライステートドライ
バ２９は、トライステートドライバ２９が接続さ
れている線を１または０にさせる能力、あるい
は、トライステートドライバ２９それ自身を回路
から切り離して他の機能が起るようにさせる能力
を有する。
動作中に、トライステートドライバ２９は、マ
ルチプレクサに設けられたラツチに信号を供給す
る。アドレスビツトが、入出力用バス２６にやは
り接続されているアドレス制御装置３３からのバ
ス３２から供給される。バス３２によつて給供さ
れている５つのアドレスビツトはどのラツチがデ
ータをロードするかを決定する。大規模集積回路
にデータがロードされた後に、トライステートド
ライバ２９はオフになりアドレス制御装置３３か
らのアドレスビツトは再度循環し、次にデータが
大規模集積回路のすべてのパツド１４からマルチ
プレクサを介して読まれ、センス増幅器３６を介
して比較器３７に供給され、そこでデータはパタ
ーンメモリ２８に記憶されている期待値と比較さ
れる。16ビツトは一時に比較される。マスクメモ
リ２７と関係づけられているマスク３８は、比較
が所望のパラメータ間でのみ起ることを確実化す
る。マスク３８は未知の値をマスクアウトしてそ
れらの値が誤りとして考えられることがないよう
にする。誤りが確認されると、誤りが発見される
まで試験は再実行され、追加的な測定がセンス増
幅器３６からバスドライバを介してなされ、どの
パツドが誤り情報を供給したのかを確定する。
第２図に示されているインターフエイスは１試
験あたり100マイクロ秒以下で試験操作を実行す
ることができると考えられている。
第３図において、LSI１３の１つの辺上の試験
用集積回路１６のうちの１つの詳細なブロツク図
が示されている。従つて、第３図に示されている
回路はLSI１３のために設けられた全マルチプレ
クサ回路の1/4を示している。第３図に示したよ
うに、A0，A1，A2，A3，A4として識別される５
つのアドレス線と０ないし３の４つのデータ線が
この回路に設けられている。この回路にはまた、
書き込み用ストローブ線４３であつてデータを第
３図に示されたマルチプレクサ回路に設けられて
いるラツチにロードさせる働きをするものを備え
ている。読み出しストローブ線４４が設けられて
おりそれによりデータをすべてのＩ／Ｏから取り
出しデータ線上に読み戻す。さらに、時時使用さ
れることがあるチツプクロツク（図示せず）が電
源接続および接地接続を伴なつて存在しておりそ
れらの接続により、LSI１３の４つの辺の各々の
上に設けられた試験用集積回路１６への接続のた
めに全部で14ピンが設けられることが必要とな
る。
２つのアドレス線A0およびA1は電源駆動装置
４６に接線されており、アドレス線A2，A3およ
びA4は、ENφないしEN７として識別される８つ
のイネーブル線を備えたデコーダ４７に接続され
ている。電源駆動装置４６およびデコーダ４７は
０ないし31の番号が付けられている制御ブロツク
５１に接続されている。制御ブロツク５１はやは
り０ないし31の番号が付けられている４ピンＩ／
Ｏドライバ５２に接続されている。３２個のドラ
イバ５２の各々に対応して４つのピンが設けられ
ている。３ビツトのアドレスデコーダ４７および
電源駆動装置４６は、４つのデータ線４２のうち
のどれがドライバ５２をドライブするために働く
のかという選択を行なうために実質的に使用され
る。従つて、各ドライバ５２はデータバス４２に
よつて４つのＩ／Ｏピン５３をドライブし、従つ
てデータバス上に受取られた情報を用いてＩ／Ｏ
ピン５３をドライブするか、あるいはＩ／Ｏピン
５３から情報を受取り、データバスに供給するで
あろうということがわかる。デコーダ４７および
制御ブロツク５１はアドレスを解読し、ドライバ
５２の中のどのドライバがデータバスに接続され
るべきかということを決定するために利用され
る。一時に４ビツトがマルチプレクサ１６である
４つの試験用集積回路の各々に供給され、この場
合、マルチプレクサ１６はパターンメモリ２８か
ら16ビツトのワードが供給されることが必要であ
る。16ビツトのワードは４ビツトの４つのグルー
プに分解されその４ビツトがLSI１３の各辺に供
給される。
第３図に示されたブロツク図は実質的に２段式
デコーダであり、その中で、３ビツトのデコーダ
４７は第１段デコーダで８本のイネーブル線４８
を生じ、第２段は制御ボツクス５１からなりそれ
により書き込み用ストローブ４３および読み出し
用ストローブ４４が制御されてＩ／Ｏドライバ５
２に入り、書き込み用ストローブまたは読み出し
用ストローブの中の唯一のグループのみが任意の
瞬間にオンになり得ることを確実化する。通常動
作においては、２進数０または１をとり得る５つ
のアドレス線によつて仕事を繰り返し、この場
合、そのアドレス線は一時に４ピンＩ／Ｏドライ
バ５２のうちの１つをデータバスに接続させ、デ
ータがそのＩ／Ｏドライバにロードされるように
するか、データがＩ／Ｏドライバのピン５３から
取出され、データバス線４２に供給されるように
する。こうして、第３図に示されたブロツク図は
実質的には、４つのデータ線に対してLSIチツプ
の各辺上の128ピンまでの多重方式であつて、
LSIチツプの４辺に対しては全部で520ピンを担
持するものである。
第４図において、第３図に示された制御ボツク
ス５１のうちの１つのより詳細なブロツク図が示
されている。第３図に示したように、各制御ボツ
クス５１は書き込み用ストローブ線４３および読
み出し用ストローブ線４４に接続され、また、電
源駆動装置からのアドレス線およびデコーダから
のイネーブル線４８に接続されている。制御装置
５１により、32個のドライバ５２のうちのただ１
つが一時にオンになることが許される。この目的
のために一対のナンドゲート５６，５７が設けら
れそれらのナンドゲートはインバータ５８を介し
て、＋WRI、−WRI、＋RDIおよび−RDIとして識
別される４つの線に接続されている。
１段で５対32デコーダを作るよりもより少ない
構成要素を利用することが可能になるという点
で、２段式デコーダは有利であるということは明
らかである。
第５図および第６図において、ドライバ５２内
の回路の詳細なブロツク図が示されている。LSI
チツプ上に設けられた各Ｉ／Ｏピンに対して、第
５図または第６図に示された形式のどちらかが利
用されるであろう。第５図はチツプ入力ピン用回
路を示し、第６図はチツプ出力ピン用回路を示
す。各入力ピン上に設けられたラツチはチツプの
中へ送られるべきデータ値を保持するであろう。
第５図に示すように、各入力ピン用回路は、
CMOSにおいて見出される形式の複数のトラン
スミツシヨンゲート６１を包含している。複数の
インバータ６２もまた設けられている。トランス
ミツシヨンゲートは電圧のようなアナログ値の測
定を可能にするので、トランスミツシヨンゲート
の使用は望ましい。マルチプレクサすなわち試験
用集積回路がTTLやエミツタ結合ロジツクのよ
うなある種の他の技術を使つて作られるならば、
このトランスミツシヨンゲート６１は利用できな
いであろうこと、および、そのような場合に、従
来の論理回路が利用されて１または０の論理値を
入力ピンに供給することだけが可能になるという
ことが認められなければならない。
第６図から、出力ピン用回路は単一のトランス
ミツシヨンゲートのみを必要とすることがわか
る。従つて、出力ピンに要求されるロジツクは入
力ピンに要求されるロジツクよりもはるかに少な
い。このことにより、LSI１３のためのマルチプ
レクサをカスタム化することが可能になる。従つ
て、ピンが出力ピンとしてのみ使用されるもので
あれば、第６図に示されたより少ない回路が設け
られ得る。もしピンが入力ピンとして使用するこ
とのみに必要であれば、第５図に示された回路の
みが必要とされる。
以上の記述から、試験用集積回路１６はLSIチ
ツプの各辺上に設けられ、実質的にマルチプレク
サであり、それにより、探査のために試験用集積
回路１６によつて担持されている比較的少ない数
の探査用パツド１７を使つてLSIチツプと接触さ
せることが可能になるということがわかる。試験
が完了しLSI回路が所望の回路パラメータを満足
するということがわかつた後に、試験用集積回路
はけがき線２１に沿つてけがきすることにより
LSIチツプ１３から除去されて、４辺上に設けら
れた４つの試験用集積回路すなわちマルチプレク
サ回路１６のすべてはLSIチツプから分離され得
る。これが終ると、LSIチツプは従来の方法でパ
ツケージ内に設置され、例えば金の導線のよう
な、リード線がパツド１４とパツケージのリード
線とにボンドされLSIチツプから外界への接続を
用意する。
こうして、本発明においては、探査用パツドの
総数が制限されたので、探査用パツドに対する接
触不良により、LSIチツプの歩留りを減少させる
危険が比較的少なく、極めて容易にLSIチツプを
検査する手段が提供されたということがわかる。
必要ならば、各辺上のマルチプレクサチツプす
なわち試験用集積回路１６は、LSIチツプと共に
もとのままにしておくことができるということが
認められるべである。このことはLSIチツプを現
場内で試験する必要がある場合に望ましい。試験
用集積回路すなわちマルチプレクサ１６は、製造
時に試験をすることができるという理由で、現場
内においても試験をすることができる。なぜなら
ば、探査用の接触の必要とされる数が非常に少な
いからである。
マルチプレクサすなわち試験用集積回路１６が
LSIチツプと共にもとのままにされる場合には、
マルチプレクサすなわち試験用集積回路１６は、
Ｉ／Ｏピンの各々に設けられているトランスミツ
シヨンゲートを使用することにより、LSIチツプ
から電気的に分離されることができ、この場合
に、そのＩ／Ｏピンは、試験用集積回路すなわち
マルチプレクサ１６を、それが使用されないとき
は、分断する。唯一の不利益は、マルチプレクサ
が分断されても少量の浮遊容量がＩ／Ｏピンの
各々に加えられるということである。従つて、第
５図に示すように付加的なトランスミツシヨンゲ
ートがあり、それは、すべてのトランスミツシヨ
ンゲートに共通であり得る単線であつてその付加
的なトランスミツシヨンゲートを制御するための
ものと共に、第５図に破線で示されている。例え
ば、試験期間中に、トランスミツシヨンゲートは
オンになりそしてオンのままになつている。
第７図において、本発明の他の実施例が示され
ており、その実施例において、LSIチツプの４つ
の辺上に４つの別々のマルチプレクサを設けるか
わりに、LSIチツプ全体に対して単一のマルチプ
レクサが設けられている。第１図に示されたLSI
１３と実質的に同等な第７図に示されたLSIチツ
プ７１は複数の出力用パツド７２を備えている。
単一の大容量マルチプレクサ７６はLSIチツプ７
１の４つの辺７７のうちの１つの上に設けられて
いる。試験用集積回路すなわちマルチプレクサ７
６は、前述の実施例における接続と同様に、計算
機に接続されている探針によつて係合されるよう
に適合されている探査用パツド７８が設けられて
いる。マルチプレクサ回路７６は、第１レベルの
配線層の中のリード線によつてLSI回路７１の
個々のパツド７２に接続されている。第１図の複
数のマルチプレクサに対して、第７図に示された
単一のマルチプレクサを利用する主要な不利益
は、マルチプレクサの１つの辺上のLSIのパツド
を単に接続するよりも、マルチプレクサ回路７６
をLSIチツプ上に設けられたすべてのパツドに接
続するためには、より長いリード線が必要である
ということである。外界への接続に必要な探査用
パツドの数は実質的に減少するであろう。例え
ば、第１図に示された４つのマルチプレクサが使
用される場合に必要な56個の探査用パツドは、単
一のマルチプレクサを利用することにより、探査
用パツドの数はおよそ２分の１に減ずることがで
きるであろう。１辺上のマルチプレクサを利用す
ることにより、また、２つの付加的なピンを利用
することにより、一時に１辺を選択することが可
能であるということがわかる。従つて、探査用パ
ツドの数を非常に少なくすることが可能である
が、LSIチツプのパツドのすべてと接触させるた
めに実質的により長い導線が必要であるという唯
一の不利益を伴なうことがわかる。
前述の実施例に関して指摘したのと同様に、試
験用集積回路すなわちマルチプレクサ７６は、
LSIチツプの試験の後に、LSIチツプから分離さ
れ得る。トランスミツシヨンゲートを使用するこ
とにより、試験用集積回路はLSIチツプと共に残
して、LSIチツプが現場内で試験され得るように
することも可能である。
以上の記述から、必要な探査用接触の数を非常
に少なくし、従つて、あるパツドに対する接触が
少ないか全く接触しないことに起因する歩留りの
低下をなくすることができる、試験用外部アクセ
ス集積回路を有する大規模集積回路装置およびそ
の試験方法が提供されたことがわかる。
【図面の簡単な説明】
第１図は、本発明による試験用外部アクセス集
積回路を有する大規模集積回路装置を示す半導体
ウエハの一部の平面図、第２図は大規模集積回路
のために設けられた試験用集積回路のマルチプレ
クサと計算機との間で利用されるインターフエイ
スを示す論理的ブロツク図、第３図は大規模集積
回路のための試験用アクセス回路として利用され
るマルチプレクサの一部のブロツク図、第４図は
第３図に示された制御ブロツクのうちの１つに包
含されるものを示す概略図、第５図は入力ピンす
なわち入力パツトのための入出力ドライバに包含
されるものを示す詳細なブロツク図、第６図は出
力ピンすなわち出力パツドのための入出力ドライ
バに包含されるものを示す詳細なブロツク図、第
７図は本発明の他の大規模集積回路装置であつて
試験用外部アクセス集積回路が大規模集積回路の
１辺上にのみ設けられているものの平面図であ
る。 １１……半導体基板、１２……半導体基板の
辺、１３……大規模集積回路、１４……入出力用
パツド、１６……試験用集積回路、１７……探査
用パツド、２６……入出力バス、２７……マスク
メモリ、２８……パターンメモリ、２９……トラ
イステートドライバ、３３……アドレス制御装
置、３６……センス増幅器、３７……比較器、３
８……マスク、３９……バスドライバ、４１……
アドレス線、４２……４つのデータ線、４３……
書き込み用ストローブ線、４４……読み出し用ス
トローブ線、４６……電源駆動装置、４７……デ
コーダ、４８……イネーブル線、５１……制御ブ
ロツク、５２……４ピンＩ／Ｏドライバ、５３…
…Ｉ／Ｏ用４ピン、５６，５７……ナンドゲー
ト、５８……インバータ、６１……トランスミツ
シヨンゲート、６２……インバータ。

Claims (1)

  1. 【特許請求の範囲】 １ 表面をもつ半導体基板と、該半導体基板に形
    成され、相互接続された複数の第１の回路素子と
    該第１の回路素子に接続され該第１の回路素子の
    外側周辺に隣接して配置された複数の入出力用パ
    ツドを有する大規模集積回路と、該半導体基板に
    形成され、相互接続された第２の回路素子を有す
    る試験用集積回路とを具備し、該試験用集積回路
    は該入出力用パツドの数より少ない数の複数の探
    査用パツドと、該探査用パツドの１つと複数の該
    入出力用パツドとの間に接続され該大規模集積回
    路に対して選択的に書込み又は読出しを行なう双
    方向性ドライバ回路とを有し、該規模集積回路の
    外側周辺に隣接して、かつ該大規模集積回路から
    分離可能なように形成されており、該大規模集積
    回路の該探査用パツドによつて探査を行なうこと
    により該大規模集積回路に対するアクセスを達成
    して該大規模集積回路の特性を調べるようにした
    ことを特徴とする大規模集積回路装置。 ２ 該大規模集積回路および該試験用集積回路
    は、該大規模集積回路が試験をされた後に、該試
    験用集積回路が該大規模集積回路から物理的に分
    離され得るようにして形成されている、特許請求
    の範囲第１項記載の装置。 ３ 該試験用集積回路は、該試験用集積回路を該
    大規模集積回路に接続させているリード線内に設
    けられたトランスミツシヨンゲートと、該試験用
    集積回路が利用されないときに該トランスミツシ
    ヨンゲートを開にして電気的に分離する手段とを
    包含している、特許請求の範囲第１項記載の装
    置。 ４ 該試験用集積回路はマルチプレクサの形式を
    している、特許請求の範囲第１項記載の装置。 ５ 該マルチプレクサは２段式デコーダを包含し
    ている、特許請求の範囲第４項記載の装置。 ６ 該半導体基板は４つの辺を備えており、該試
    験用集積回路は４つの辺のうちの少なくとも１つ
    の上に設けられている、特許請求の範囲第１項な
    いし第５項のいずれか１項に記載の装置。 ７ 該半導体基板は４つの辺を備えており、該試
    験用集積回路は該４つの辺の各々の上に設けられ
    ている特許請求の範囲第１項ないし第５項のいず
    れかに記載の装置。 ８ 該半導体基板上に複数の大規模集積回路が設
    けられており、該大規模集積回路の各辺に設けら
    れた該試験用集積回路の各々は互いに相補的であ
    るようにして形成されている特許請求の範囲第７
    項記載の装置。 ９ 大規模集積回路の製造方法であつて、表面を
    もつ半導体基板を用い、該半導体基板内に大規模
    集積回路を形成し、それにより大規模集積回路が
    相互接続された複数の回路素子と該回路素子に接
    続され該回路素子の外側周辺に隣接して配置され
    た複数の入出力用パツドとを具備するようにし、
    該半導体基板内の該大規模集積回路の外側周辺に
    隣接している場所に試験用集積回路を形成し、そ
    れにより試験用集積回路が該入出力用パツドの数
    より少ない数の複数の探査用パツドと該探査用パ
    ツドの１つと複数の該入出力用パツドとの間に接
    続され該大規模集積回路に対して選択的に書込み
    又は読出しを行なう双方向性ドライバ回路とを具
    備するようにし、該試験用集積回路と該大規模集
    積回路とを相互に接続し、該試験用集積回路の探
    査用パツドを探査することにより該大規模集積回
    路を試験し、それにより該大規模集積回路の特性
    を確認するようにし、ついで、該大規模集積回路
    が試験をされた後に該試験用集積回路を該大規模
    集積回路から分離する、大規模集積回路装置の製
    造方法。 １０ 該大規模集積回路が試験をされた後に、該
    試験用集積回路を該大規模集積回路から物理的に
    分離するようにした特許請求の範囲第９項記載の
    方法。 １１ 該試験用集積回路を該大規模集積回路に接
    続しているリード線内にトランスミツシヨンゲー
    トを設け、該試験用集積回路が使用されないとき
    は該試験用集積回路を該大規模集積回路から分離
    させるためにトランスミツシヨンゲートを作動さ
    せる、特許請求の範囲第９項記載の方法。 １２ 該試験用集積回路が該大規模集積回路の１
    つの辺上にのみ設けられる、特許請求の範囲第９
    項記載の方法。 １３ 該試験用集積回路が該大規模集積回路の各
    辺上に設けられる、特許請求の範囲第９項記載の
    方法。
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