JPS6318900A - バ−スト多重端局装置 - Google Patents
バ−スト多重端局装置Info
- Publication number
- JPS6318900A JPS6318900A JP16335286A JP16335286A JPS6318900A JP S6318900 A JPS6318900 A JP S6318900A JP 16335286 A JP16335286 A JP 16335286A JP 16335286 A JP16335286 A JP 16335286A JP S6318900 A JPS6318900 A JP S6318900A
- Authority
- JP
- Japan
- Prior art keywords
- burst
- tag information
- switch network
- header
- burst signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はディジタル交換機に利用する。特に、複数の伝
送路から入力された多重化された行き先の興なるバース
ト信号をその行き先毎に詰め替えて出力伝送路に送出し
、伝送路を有効に利用するバースト多重端局装置に関す
る。
送路から入力された多重化された行き先の興なるバース
ト信号をその行き先毎に詰め替えて出力伝送路に送出し
、伝送路を有効に利用するバースト多重端局装置に関す
る。
従来のディジタル交換機では、伝送路の容量を複数の回
線に分割して有効に使用するため、同期多重変換装置が
用いられている。
線に分割して有効に使用するため、同期多重変換装置が
用いられている。
第9図はこのような従来例同量多重変換装置のブロック
構成図を示し、第10図は伝送路上の信号すなわち同期
多重フレームの構成を示す。
構成図を示し、第10図は伝送路上の信号すなわち同期
多重フレームの構成を示す。
入力側の多重変換部91は、同期多重された入力側伝送
路lの信号を同期多重または分離し、その多重化チャネ
ル数をハイウェイ92のチャネル数に変換する。この信
号はハイウェイ92に出力される。
路lの信号を同期多重または分離し、その多重化チャネ
ル数をハイウェイ92のチャネル数に変換する。この信
号はハイウェイ92に出力される。
回線設定部93は、同期多重されたフレーム信号に同期
して作動する時間スイッチ94および空間スイッチ95
により構成されたスイッチ網を含み、ハイウェイ92上
およびハイウェイ92間で信号の入れ換えを行い、各ハ
イウェイ92間に回線を設定する。
して作動する時間スイッチ94および空間スイッチ95
により構成されたスイッチ網を含み、ハイウェイ92上
およびハイウェイ92間で信号の入れ換えを行い、各ハ
イウェイ92間に回線を設定する。
時間スイッチ94は単一ハイウェイ92内での信号の時
間位置を入れ換える。空間スイッチ95はハイウェイ9
2間の信号を入れ換える。
間位置を入れ換える。空間スイッチ95はハイウェイ9
2間の信号を入れ換える。
出力側の多重変換部96は、回線設定部93からの信号
を同期多重または分離し、その多重化チャネル数を出力
側の伝送路1)のチャネル数に変換する。
を同期多重または分離し、その多重化チャネル数を出力
側の伝送路1)のチャネル数に変換する。
しかし、従来の同期多重変換装置では、回線設定部に用
いられている時間スイッチおよび空間スイッチで入れ換
え可能な信号のビット数が、そのスイッチ網のハードウ
ェアにより定まる一定数となる。このため、同期多重さ
れた1フレーム内の信号を上記一定数の整数倍でしか入
れ換えることができない。したがって、この従来例装置
で設定できる回線容量は、〔スイッチ網で入れ換え可能
なビット数〕/〔フレーム周期〕で定まる回線容量の整
数倍に限られてしまう欠点があった。しかも、個々の回
線の伝送速度は、同期多重の性質上、伝送路クロックと
同期した速度に制約される欠点があった。
いられている時間スイッチおよび空間スイッチで入れ換
え可能な信号のビット数が、そのスイッチ網のハードウ
ェアにより定まる一定数となる。このため、同期多重さ
れた1フレーム内の信号を上記一定数の整数倍でしか入
れ換えることができない。したがって、この従来例装置
で設定できる回線容量は、〔スイッチ網で入れ換え可能
なビット数〕/〔フレーム周期〕で定まる回線容量の整
数倍に限られてしまう欠点があった。しかも、個々の回
線の伝送速度は、同期多重の性質上、伝送路クロックと
同期した速度に制約される欠点があった。
一本発明は、以上の問題点を解決し、回路構成が単純で
しかもその制御が容易な構成で、回線速度および回線容
量の変更に柔軟に対応できるバースト多重端局装置を提
供することを目的とする。
しかもその制御が容易な構成で、回線速度および回線容
量の変更に柔軟に対応できるバースト多重端局装置を提
供することを目的とする。
本発明のバースト多重端局装置は、複数の入力側伝送路
から多重化されたバースト信号を受け取る手段と、この
手段が受け取ったバースト信号を行き先側に分配する回
線設定手段と、この回線設定手段の出力を多重化して出
力側伝送路に送出する手段とを備えたバースト多重端局
装置において、上記受け取る手段は各バースト信号の行
き先に対応してそのバースト信号にタグ情報を付加する
手段を含み、上記回線設定手段は上記タグ情報にしたが
って信号伝送径路を切り替えるスイッチ回路網を含み、
上記送出する手段は各バースト信号からタグ情報を取り
除く手段を含むことを特徴とする。
から多重化されたバースト信号を受け取る手段と、この
手段が受け取ったバースト信号を行き先側に分配する回
線設定手段と、この回線設定手段の出力を多重化して出
力側伝送路に送出する手段とを備えたバースト多重端局
装置において、上記受け取る手段は各バースト信号の行
き先に対応してそのバースト信号にタグ情報を付加する
手段を含み、上記回線設定手段は上記タグ情報にしたが
って信号伝送径路を切り替えるスイッチ回路網を含み、
上記送出する手段は各バースト信号からタグ情報を取り
除く手段を含むことを特徴とする。
本発明のバースト多重端局装置では、多重化されたバー
スト信号のヘッダ部に行き先番号等のタグ情報を付加し
、スイッチ網内の個々の単位スイッチは上記タグ情報を
読み取ってスイッチングを行い、最終的な出力端子にバ
ースト信号を伝達する。
スト信号のヘッダ部に行き先番号等のタグ情報を付加し
、スイッチ網内の個々の単位スイッチは上記タグ情報を
読み取ってスイッチングを行い、最終的な出力端子にバ
ースト信号を伝達する。
従来の同期多重変換装置とは、スイッチの構造、スイッ
チの制御方法、スイッチ網内の多重化方法およびこれに
伴う回線設定制御方法が異なる。
チの制御方法、スイッチ網内の多重化方法およびこれに
伴う回線設定制御方法が異なる。
第1図は本発明実施例バースト多重端局装置のブロック
構成図を示し、第2図および第3図はそれぞれ伝送路上
および回線設定部内のバースト信号のフレーム構成を示
す。
構成図を示し、第2図および第3図はそれぞれ伝送路上
および回線設定部内のバースト信号のフレーム構成を示
す。
複数の入力側伝送路1は多重変換部2に接続される。多
重変換部2はハイウェイ3を介してヘッダ変換部4に接
続される。ヘッダ変換部4はスイッチ網リンク5を介し
て回線設定部6に接続される。回線設定部6はスイッチ
網リンク7を介してヘッダ変換部8に接続される。ヘッ
ダ変換部8はハイウェイ9を介して多重変換部10に接
続される。
重変換部2はハイウェイ3を介してヘッダ変換部4に接
続される。ヘッダ変換部4はスイッチ網リンク5を介し
て回線設定部6に接続される。回線設定部6はスイッチ
網リンク7を介してヘッダ変換部8に接続される。ヘッ
ダ変換部8はハイウェイ9を介して多重変換部10に接
続される。
多重変換部10は出力側伝送路1)に接続される。
多重変換部2は、種々の速度の入力側伝送路lを収容し
、第2図に示したフレーム構造のバースト信号を多重化
または分離して、その多重化チャネル数をハイウェイ3
のチャネル数に変換する。
、第2図に示したフレーム構造のバースト信号を多重化
または分離して、その多重化チャネル数をハイウェイ3
のチャネル数に変換する。
ヘッダ変換部4は、それぞれのバースト信号のヘッダ部
にタグ情報を付加する。本実施例では、伝送路上のバー
スト信号がヘッダ部、情報部およびフレームチェックシ
ーケンスを含み、ヘッダ部はフラグおよびチャネル識別
アドレスを含むものとし、ヘッダ変換部4は、フラグと
チャネル識別アドレスとの間にタグ情報を挿入するもの
とする。
にタグ情報を付加する。本実施例では、伝送路上のバー
スト信号がヘッダ部、情報部およびフレームチェックシ
ーケンスを含み、ヘッダ部はフラグおよびチャネル識別
アドレスを含むものとし、ヘッダ変換部4は、フラグと
チャネル識別アドレスとの間にタグ情報を挿入するもの
とする。
ヘッダ変換部4は、伝送路毎にヘッダ部内のチャネル識
別アドレスを変更する必要がある場合には、このデータ
内容を変更する。さらに、タグ情報の付加によるバース
ト長の増加によって生じる回線設定部6内の待ち合わせ
遅延を減少させるために、ヘッダ変換部4はバースト信
号の速度変換を行い、ハイウェイ3の伝送速度より高速
でスイッチ網リンク5にバースト信号を送出する。
別アドレスを変更する必要がある場合には、このデータ
内容を変更する。さらに、タグ情報の付加によるバース
ト長の増加によって生じる回線設定部6内の待ち合わせ
遅延を減少させるために、ヘッダ変換部4はバースト信
号の速度変換を行い、ハイウェイ3の伝送速度より高速
でスイッチ網リンク5にバースト信号を送出する。
回線設定部6は、タグ情報により各バースト信号を目的
の信号路に伝送するスイッチ網により構成される。この
ようなスイッチ網を以下では「セルフルーティングスイ
ッチ網」という。ヘッダ変換部8は、各バースト信号か
らタグ情報を除去し、伝送速度をハイウェイ9の伝送速
度に低下させて送出する。
の信号路に伝送するスイッチ網により構成される。この
ようなスイッチ網を以下では「セルフルーティングスイ
ッチ網」という。ヘッダ変換部8は、各バースト信号か
らタグ情報を除去し、伝送速度をハイウェイ9の伝送速
度に低下させて送出する。
多重変換部10は出力側伝送路1)にバースト信号を分
離する。
離する。
個々の出力側伝送路1)の伝送容量および伝送速度は、
入力側伝送路lと同様に、一定である必要はない。出力
側伝送路1)の総伝送容量は入力側伝送路1の総伝送容
量に等しい。
入力側伝送路lと同様に、一定である必要はない。出力
側伝送路1)の総伝送容量は入力側伝送路1の総伝送容
量に等しい。
このように、本実施例装置は、バースト信号の発生周期
を伝送路等のクロックと非同期にするか、またはバース
ト長を任意に変更することにより、任意の速度の回線を
設定できる。バースト多重変換を行うことにより、任意
の速度の伝送路および回線束を収容できる。したがって
、従来例では所定速度を回線設定単位としその整数倍の
伝送速度の回線しか設定できなかったが、本実施例では
多種多様な速度の回線設定が可能であり、無次群の多重
化も可能である。
を伝送路等のクロックと非同期にするか、またはバース
ト長を任意に変更することにより、任意の速度の回線を
設定できる。バースト多重変換を行うことにより、任意
の速度の伝送路および回線束を収容できる。したがって
、従来例では所定速度を回線設定単位としその整数倍の
伝送速度の回線しか設定できなかったが、本実施例では
多種多様な速度の回線設定が可能であり、無次群の多重
化も可能である。
第4図は入力側の多重変換部2の一例を示すブロック構
成図である。
成図である。
入力側伝送路1はバッファ21を介してハイウェイ3に
接続される。待ち合わせコントローラ22は、待ち状態
のバッファ21の蓄えているバースト信号をハイウェイ
3の伝送速度で読み出し、ハイウェイ3に出力する。
接続される。待ち合わせコントローラ22は、待ち状態
のバッファ21の蓄えているバースト信号をハイウェイ
3の伝送速度で読み出し、ハイウェイ3に出力する。
第5図は入力側のヘッダ変換部4の一例を示すブロック
構成図である。
構成図である。
バッファ41およびヘッダ検出部42はハイウェイ3に
接続される。ヘッダ検出部42はバッファ41およびヘ
ッダ変換テーブル43に接続される。バッファ41およ
びヘッダ変換テーブル43はセレクタ44を介してスイ
ッチ網リンク5に接続される。
接続される。ヘッダ検出部42はバッファ41およびヘ
ッダ変換テーブル43に接続される。バッファ41およ
びヘッダ変換テーブル43はセレクタ44を介してスイ
ッチ網リンク5に接続される。
ヘッダ検出部42は、バースト信号内のチャネル識別ア
ドレスを抽出し、ヘッダ変換テーブル43からセルフル
ーティングスイッチ網内で必要なタグ情報を読み出す。
ドレスを抽出し、ヘッダ変換テーブル43からセルフル
ーティングスイッチ網内で必要なタグ情報を読み出す。
このとき、必要ならばチャネル識別アドレスを書き換え
る。ヘッダ部の検出は、パターン一致の手法によりフラ
グを検出し、この後に所定ビット数のチャネル識別アド
レスを取り込むことにより実行する。バッファ41は、
ハイウェイ3の伝送速度からスイッチ網リンク5の伝送
速度に、バースト信号の伝送速度を変換する。セレクタ
44は、バッファ41の出力とヘッダ変換テーブル43
の出力を切り替えてスイッチ網リンク5に出力すること
により、ヘッダ部の書き換えおよびチャネル識別アドレ
スの書き換えを行う。
る。ヘッダ部の検出は、パターン一致の手法によりフラ
グを検出し、この後に所定ビット数のチャネル識別アド
レスを取り込むことにより実行する。バッファ41は、
ハイウェイ3の伝送速度からスイッチ網リンク5の伝送
速度に、バースト信号の伝送速度を変換する。セレクタ
44は、バッファ41の出力とヘッダ変換テーブル43
の出力を切り替えてスイッチ網リンク5に出力すること
により、ヘッダ部の書き換えおよびチャネル識別アドレ
スの書き換えを行う。
第6図は回線設定部6内のセルフルーティングスイッチ
網の一例を示す。
網の一例を示す。
このセルフルーティングスイッチ網は、2人力2出力の
単位スイッチ61を互いに接続して構成される。単位ス
イッチ61は、入力されたバースト信号に含まれるタグ
情報に基づいて所定の出力線にそのバースト信号を出力
する。ここで、スイッチ網内の径路によっては、複数の
データが一つの単位スイッチ61を通過することがある
。このときにバースト信号の衝突を防ぐために、一方の
バースト(番号を前段の単位スイッチ61で一時的に蓄
積することができる。このセルフルーティングスイッチ
網は、単位スイッチ61を組み合わせたビルディングブ
ロック構成をもつことから、スイッチ規模の拡大に制限
がない利点がある。
単位スイッチ61を互いに接続して構成される。単位ス
イッチ61は、入力されたバースト信号に含まれるタグ
情報に基づいて所定の出力線にそのバースト信号を出力
する。ここで、スイッチ網内の径路によっては、複数の
データが一つの単位スイッチ61を通過することがある
。このときにバースト信号の衝突を防ぐために、一方の
バースト(番号を前段の単位スイッチ61で一時的に蓄
積することができる。このセルフルーティングスイッチ
網は、単位スイッチ61を組み合わせたビルディングブ
ロック構成をもつことから、スイッチ規模の拡大に制限
がない利点がある。
タグ情報と信号径路とを関連させるには、例えば、ヘッ
ダ変換部4においてスイッチ段数と同じビット数のタグ
情報をバースト信号に付加しておき、第1段目の単位ス
イッチ61では、タグ情報の上位から第1番目のビット
が「0」のときにはそのバースト信号を上側の出力線に
出力し、このビットが「1」のときには下側の出力線に
出力する。
ダ変換部4においてスイッチ段数と同じビット数のタグ
情報をバースト信号に付加しておき、第1段目の単位ス
イッチ61では、タグ情報の上位から第1番目のビット
が「0」のときにはそのバースト信号を上側の出力線に
出力し、このビットが「1」のときには下側の出力線に
出力する。
この場合に、タグ情報の下位ビットをスイッチ網リンク
7の番号に一致させておくことにより、目的のスイッチ
網リンク7にバースト信号を出力することができる。第
6図に示した例ではスイッチ網リンク7が8本なので、
下位3ビツトによりスイッチ網リンク7を指定すること
ができ、この下位3ビツトにより3段目以降の信号径路
が決定される。
7の番号に一致させておくことにより、目的のスイッチ
網リンク7にバースト信号を出力することができる。第
6図に示した例ではスイッチ網リンク7が8本なので、
下位3ビツトによりスイッチ網リンク7を指定すること
ができ、この下位3ビツトにより3段目以降の信号径路
が決定される。
タグ情報の残りの部分、すなわち上位ビットの決定方法
については、例えば、チャネル識別アドレスに対応して
上位ビットを付加する。これにより、あるチャネルに対
してスイッチ網リンク5からスイッチ網リンク5への信
号径路を単一に固定でき、各信号線に信号の流れを分散
させることができる。また、待ち合わせの遅延により生
じる信号シーケンスの入れ換えを防止できる。すなわち
、通過すべき信号径路を他の信号が使用しているときに
は、その信号を途中の単位スイッチ61で待ち合わせる
ため、複数の入力信号間で時間順序が変化し、バースト
信号のシーケンスが入れ換わることがあるが、チャネル
単位に信号径路を決めた場合には、チャネル内でのバー
スト信号のシーケンスの入れ換わりを防止できる。
については、例えば、チャネル識別アドレスに対応して
上位ビットを付加する。これにより、あるチャネルに対
してスイッチ網リンク5からスイッチ網リンク5への信
号径路を単一に固定でき、各信号線に信号の流れを分散
させることができる。また、待ち合わせの遅延により生
じる信号シーケンスの入れ換えを防止できる。すなわち
、通過すべき信号径路を他の信号が使用しているときに
は、その信号を途中の単位スイッチ61で待ち合わせる
ため、複数の入力信号間で時間順序が変化し、バースト
信号のシーケンスが入れ換わることがあるが、チャネル
単位に信号径路を決めた場合には、チャネル内でのバー
スト信号のシーケンスの入れ換わりを防止できる。
第7図は出力側のヘッダ変換部8の一例を示すブロック
構成図を示す。
構成図を示す。
スイッチ網リンク7はバッファ81およびヘッダ検出部
82に接続される。ヘッダ検出部82はバッフ′781
に接続される。バッファ81はハイウェイ9に接続され
る。ヘッダ検出部82は、バースト信号内のヘッダ部を
検出し、バッファ81へのタグ情報の書き込みを禁止し
てタグ情報を除去する。バッファ81は、スイッチ網リ
ンク7の伝送速度でタグ情報を含むバースト信号を蓄え
、ハイウェイ9の伝送速度でタグ情報を含まないバース
ト信号を出力する。
82に接続される。ヘッダ検出部82はバッフ′781
に接続される。バッファ81はハイウェイ9に接続され
る。ヘッダ検出部82は、バースト信号内のヘッダ部を
検出し、バッファ81へのタグ情報の書き込みを禁止し
てタグ情報を除去する。バッファ81は、スイッチ網リ
ンク7の伝送速度でタグ情報を含むバースト信号を蓄え
、ハイウェイ9の伝送速度でタグ情報を含まないバース
ト信号を出力する。
第8図は出力側の多重変換部10の一例を示すブロック
構成図である。
構成図である。
ハイウェイ9はヘッダ検出部101およびセレクタ10
2に接続される。ヘッダ検出部101 はセレクタ10
2に接続される。セレクタ102は複数のバッファ10
3に接続される。各バッファ103は出力側伝送路1)
に接続される。
2に接続される。ヘッダ検出部101 はセレクタ10
2に接続される。セレクタ102は複数のバッファ10
3に接続される。各バッファ103は出力側伝送路1)
に接続される。
ヘッダ検出部101は、バースト信号内のチャネル識別
アドレスに基づいてセレクタ102の切り替えを行い、
それぞれの出力側伝送路1)にバースト信号を送出する
。
アドレスに基づいてセレクタ102の切り替えを行い、
それぞれの出力側伝送路1)にバースト信号を送出する
。
以上説明したように、本発明のバースト多重端局装置は
、バースト信号にタグ情報を挿入し、このタグ情?[こ
よりスイッチ網内の信号径路を設定する。このため、ス
イッチ網の径路の設定が容易である。また、スイッチ網
をビルディングブロック構成とすることができるので、
スイッチ網の規模拡大が容易である。したがって、任意
の速度の多元回線を容易に設定でき、効率のよい伝送が
可能となる効果がある。
、バースト信号にタグ情報を挿入し、このタグ情?[こ
よりスイッチ網内の信号径路を設定する。このため、ス
イッチ網の径路の設定が容易である。また、スイッチ網
をビルディングブロック構成とすることができるので、
スイッチ網の規模拡大が容易である。したがって、任意
の速度の多元回線を容易に設定でき、効率のよい伝送が
可能となる効果がある。
本発明は、種々の回線速度が要求されるマルチメディア
通信網における回線設定用の端局として優れている。ま
た、専用線の信頼性を増加させるだめの予備回線の切替
機能を有する端局に用いた場合には、回線設定制御が容
易となる効果がある。
通信網における回線設定用の端局として優れている。ま
た、専用線の信頼性を増加させるだめの予備回線の切替
機能を有する端局に用いた場合には、回線設定制御が容
易となる効果がある。
第1図は本発明実施例バースト多重端局装置のブロック
構成図。 第2図は伝送路上のバースト信号のフレーム構成を示す
図。 第3図は回線設定部内のバースト信号のフレーム構成を
示す図。 第4図は入力側多重変換部のブロック構成図。 第5図は入力側ヘッダ変換部のブロック構成図。 第6図はセルフルーティングスイッチ網を示す図。 第7図は出力側ヘッダ変換部のブロック構成図。 第8図は出力側多重変換部のブロック構成図。 第9図は従来例同期多重変換装置のブロック構成図。 第10図は同期多重フレームの構成を示す図。 1・・・入力側伝送路、2・・・多重変換部、3・・・
ハイウェイ、4・・・ヘッダ変換部、5・・・スイッチ
網リンク、6・・・回線設定部、7・・・スイッチ網リ
ンク、8・・・ヘッダ変換部、9・・・ハイウェイ、1
0・・・多重変換部、1)・・・出力側伝送路、21・
・・バッファ、22・・・待ち合わせコントローラ、4
1・・・バッファ、42・・・ヘッダ検出部、43・・
・ヘッダ変換テーブル、44・・・セレクタ、61・・
・単位スイッチ、81・・・バッファ、82・・・ヘッ
ダ検出部、91・・・多重変換部、92・・・ハイウェ
イ、93・・・回線設定部、94・・・時間スイッチ、
95・・・空間スイッチ、96・・・多重変換部、10
1・・・ヘッダ検出部、102・・・セレクタ、103
・・・バッファ。 特許出願人 日本電信電話株式会社1.−7〜1、大記
例 目烈設定邪B0フレーム孤乳 π 3 図 入′!″] 41)! f7’)多皇変災部JY、4
図 入fJ側のヘッダ麦]U節 χ 5 図 出71狽りのヘーノダJLJも8¥ 巳刀狽紳多支姿茨邸 38図
構成図。 第2図は伝送路上のバースト信号のフレーム構成を示す
図。 第3図は回線設定部内のバースト信号のフレーム構成を
示す図。 第4図は入力側多重変換部のブロック構成図。 第5図は入力側ヘッダ変換部のブロック構成図。 第6図はセルフルーティングスイッチ網を示す図。 第7図は出力側ヘッダ変換部のブロック構成図。 第8図は出力側多重変換部のブロック構成図。 第9図は従来例同期多重変換装置のブロック構成図。 第10図は同期多重フレームの構成を示す図。 1・・・入力側伝送路、2・・・多重変換部、3・・・
ハイウェイ、4・・・ヘッダ変換部、5・・・スイッチ
網リンク、6・・・回線設定部、7・・・スイッチ網リ
ンク、8・・・ヘッダ変換部、9・・・ハイウェイ、1
0・・・多重変換部、1)・・・出力側伝送路、21・
・・バッファ、22・・・待ち合わせコントローラ、4
1・・・バッファ、42・・・ヘッダ検出部、43・・
・ヘッダ変換テーブル、44・・・セレクタ、61・・
・単位スイッチ、81・・・バッファ、82・・・ヘッ
ダ検出部、91・・・多重変換部、92・・・ハイウェ
イ、93・・・回線設定部、94・・・時間スイッチ、
95・・・空間スイッチ、96・・・多重変換部、10
1・・・ヘッダ検出部、102・・・セレクタ、103
・・・バッファ。 特許出願人 日本電信電話株式会社1.−7〜1、大記
例 目烈設定邪B0フレーム孤乳 π 3 図 入′!″] 41)! f7’)多皇変災部JY、4
図 入fJ側のヘッダ麦]U節 χ 5 図 出71狽りのヘーノダJLJも8¥ 巳刀狽紳多支姿茨邸 38図
Claims (1)
- (1)複数の入力側伝送路から多重化されたバースト信
号を受け取る手段と、 この手段が受け取ったバースト信号を行き先別に分配す
る回線設定手段と、 この回線設定手段の出力を多重化して出力側伝送路に送
出する手段と を備えたバースト多重端局装置において、 上記受け取る手段は各バースト信号の行き先に対応して
そのバースト信号にタグ情報を付加する手段を含み、 上記回線設定手段は上記タグ情報にしたがって信号伝送
径路を切り替えるスイッチ回路網を含み、上記送出する
手段は各バースト信号からタグ情報を取り除く手段を含
む ことを特徴とするバースト多重端局装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16335286A JPS6318900A (ja) | 1986-07-11 | 1986-07-11 | バ−スト多重端局装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16335286A JPS6318900A (ja) | 1986-07-11 | 1986-07-11 | バ−スト多重端局装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318900A true JPS6318900A (ja) | 1988-01-26 |
Family
ID=15772252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16335286A Pending JPS6318900A (ja) | 1986-07-11 | 1986-07-11 | バ−スト多重端局装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318900A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213225A (ja) * | 1989-02-13 | 1990-08-24 | Nec Corp | 可変周波数合成回路 |
| WO2005088878A1 (en) * | 2004-03-12 | 2005-09-22 | Samsung Electronics Co., Ltd. | Transmitter and receiver for data burst in a wireless communication system |
| JP5389174B2 (ja) * | 2009-08-05 | 2014-01-15 | 株式会社東芝 | 通信装置、パケット生成装置、及びプログラム |
-
1986
- 1986-07-11 JP JP16335286A patent/JPS6318900A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213225A (ja) * | 1989-02-13 | 1990-08-24 | Nec Corp | 可変周波数合成回路 |
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| US8687627B2 (en) | 2009-08-05 | 2014-04-01 | Kabushiki Kaisha Toshiba | Communication apparatus |
| US9025593B2 (en) | 2009-08-05 | 2015-05-05 | Kabushiki Kaisha Toshiba | Communication apparatus |
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