JPS63189980A - デ−タ並べ換え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像メモリなど和記憶されている画像データ
の並べ換え処理を行なうデータ並べ換え回路に関する。

従来の技術 近年、ビットマツプディスプレイなどを備え、画像表示
の可能なコンピュータが盛んに利用されてきている。さ
らに最近では、階調表示、カラー表示の可能なコンビ二
一夕も利用されてきている。

これらの装置ではデータの処理を高速に行うことが要望
されており、データの処理としては画面の走査方向のデ
ータを使用した処理、階調方向のデータを使用した処理
などが必要とされている。

以下、図面をもとに従来の構成により走査方向のデータ
処理と階調方向のデータ処理を行う場合について説明す
る。

第５図は画像メモリの概念を表わした図である。

同図中、メモリ５０１．５０２．５０３．５０４はそれ
ぞれ画像の同一場所に対応している。即ち、画像の各画
素の濃度を２進数で表示した場合の最上位ビットの値は
メモｌ７５０４に格納される。以下、上位ビットから順
にメモリ５０３．５０２．５０１　Ｋ格納されている。

従ってメモリ５０１には濃度の２値表示の最下位ビット
が格納されている。以下、メモリ５０４に格納されるべ
きデータを第４レベルと呼ぶ。

同様にメモリ５０３．５０２．５０１に格納されるべき
データをそれぞね第３、第２、第ルベルのデータと呼ぶ
こととする。５０５．５０６．５０７．５０８はデータ
処理を行う時のメモリの読出し単位（ビット）を表わし
たものであり、通常１６ピツトあるいは３２ピツトの階
調データとなっている。

また第６図は階調データの生成方法を表わしたものであ
り、５０９は読込んだデータを保持するレジスタ、５１
０は演算結果を保持する結果レジスタである。

以下、第５図、第６図をもとに、以下その動作について
説明する。

上述の構成において、階調データ５０５．５０６．５０
７．５０８の集りを生成するためにはまず、５０１のメ
モリから第０レベルのデータ５０５を読出す。この読出
したデータ５０５は＄６図（ａ）の通り結果レジスタ５
１０に１ビツトのみ通常論理和により記憶する。

次にメモリ５０２からｆ＄ルベルデータ５０６を読出丁
。この読出したデータ５０６は第６図（ｂ）の通り１ビ
ツト左ヘシフトした後結果レジスタ５１０に１ビツトの
み論理加算により記憶する。第２、第３レベルのデータ
も同様に第２図（Ｃ１、（ｄ）の通り結果レジスタ５１
０に記憶する。このようにして結果レジスタ５１０に５
０５．５０６．５０７．５０８　（２°、２１．２！、
２３）の階調データが生成される。

以上の操作は画面上の１点についての階調データを生成
する手順であり、走査方向１６ビツトに対して階調デー
タを生成する時には上述した処理が１６回必要になるわ
けである。

発明が解決しようとする問題点 しかし、以上のような構成では階調データを生成するた
めには大量のメモリ読出し動作とデータのシフト、論理
演算等が発生し、階調方向の処理を行う時にデータの生
成時に時間がかかるという問題点があった。

本発明はこのような問題を解決するもので、簡単な構成
で実現可能なデータ並べ換え回路を付加することにより
、走査方向忙配置されたメモリから、階調データを高速
に生成することを目的とするものである。

問題点を解決するだめの手段 本発明は並列入力、並列出力、直列出力可能なシフトレ
ジスタを複数個接続したシフトレジスタ群と、前記シフ
トレジスタ群にＩＫデータを読込ませる読込みパルスを
発生する読込みパルス発生部と、前記シフトレジスタ群
に入力されたデータを直列出力で出力させるシフトクロ
ックを発生するシフトクロック発生部と、前記シフトレ
ジスタ群の並列入力と直列出力とを共通のデータライン
から入出力可能とするデータ選択部とを設けたものであ
る。

作　　　　用 本発明は上記構成により、データの入力をシフトレジス
タ群の並列入力より並べ換えに必要な個数、たとえば階
調ビット数だけ入力し、データを出力する時にはシフト
レジスタ群の直列出力より出力することにより、シフト
レジスタ群の並列入力ビツト数だけ一度にデータの並べ
換えを行なえるようにしたものである。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する＠ 第１図Ｔａ）は本発明の一実施例におけるデータ並べ換
え回路の概念図である。

第１図（ａｌにおいて、１００は表示用の画像メモリで
ある。１０１は走査方向に一度に読出し可能な階調画像
データのうち第３レベルのデータ列、１０２は同様忙第
２レベルのデータ列、１０３は同様に第ルベルのデータ
列、１０４は同様に第Ｏレベルのデータ列である。一方
、第４図（ｂ）はデータ並べ換え用メモリの模式図であ
り、データが入力されるたびに矢印Ａの方向に一段階デ
ータが転送され、データが出力されるたびに矢印Ｂの方
向に一段階データが転送されろ構成のメモリである。

以上のような構成において、データの並べ換えを行うた
めには、まず表示用の画像メモＩＪ１００から第３レベ
ルのデータ列１０１を読出し、データ並べ換え用メモリ
ａ、に入力する。次に表示用の画像メモリ１００のうち
第２レベルのデータ列１０２を読出しデータ並べ換え用
メモリ１０５のａ、の位置に入力する。この直前にデー
タ並べ換え用メモリ１０５では先はど入力された第３レ
ベルのデータ列１０１は自動的に位置ａ、から位置ａ、
に転送されているものとする。同様に第ルベルのデータ
列１０３もデータ並べ換え用メモリ１０５に入力する。

この時データ並べ換え用メモリ１０５にはａ、→２１％
ａ！→２２、＠、−’１３が格納されている。さらに同
様に第Ｏレベルのデータ列１０４もデータ並べ換え用メ
モリ１０５に入力するこの結果、３１には第Ｏレベル、
ａ、には第ルベル、’３には第２レベル、８４　Ｋ　ハ
第３　レベルの各データ列１０１〜１０４がそれぞれ格
納される。以上のように格納さねたデータ列１０１〜１
０４に対して、矢印Ｂの方向にデータ並べ換え用メモリ
１０５をシフトすると出力として画像用メモリ１００の
ＤＯＫ相当する点の階調データが得られる。

このようにして順にデータ並べ換え用メモリ１０５をシ
フトしていくと、順に走査方向に対応した階調データが
得られることになる。

第２図は本発明の第１の実施例におけろデータ並べ換え
回路り詳細ブロック結線図である。

第２図において、２０１．２０２．２０３．２０４は並
列入力、並列出力、直列出力可能なシフトレジスタ、２
０５はデータを入力する時にデータの読込みを行うデー
タ読込みパルスを発生する読込みパルス発生部、２０６
はシフトレジスタ２０１〜２０４０直列出力からデータ
を出力するシフトクロック発生部、２０７．２０８はシ
フトレジスタ２０１〜２０４の並列入力と直列出力とを
共通のデータラインから入出力可能とするデータ選択部
である。

上記構成において、以下その動作を第３図に示すタイム
チャートとともに説明する２ まず画像データのうち第３レベルのデータがデータ選択
部２０フを経由して読込みパルス発生部３０５から出力
される読込みパルスでシフトレジスタ２０１に入力され
る（第３図の１＋）。この時、データ選択部２０８は禁
止状態となっており、直列出力は出力されない。同様に
シフトクロック発生部２０６も入力時には禁止されてお
り、シフトレジスタ２０１〜２０４のデータはシフトさ
ねない。次に第２レベルの画像データを入力するとシフ
トレジスタ２０１の並列出力からは先程入力した第３レ
ベルのデータが出力され、読込パルス発生部２０５から
出力される読込みパルスでシフトレジスタ２０２に読込
まれる。同時にシフトレジスタ２０１には新らたに覗在
入力されている第２レベルのデータが読込まれる（第３
図の１１）。同様にして第３図の時刻ｔ５、ｔ４に示す
様に順にデータが入力さね、シフトレジスタ２０１〜２
０４　Ｋそわぞれ第３、第２、第１及び第Ｏレベルの画
像データが記憶される。以上の動作の結果、第３図ｔ、
の時刻でシフトレジスタ２０１〜２０４の直列出力には
、すべての階調データが準備さねたことになる。このよ
うな状態において階調データな読出て場合にはシフトク
ロック発生部２０６によりシフトクロックが出力さね、
すべてのシフトレジスタ２０１〜２０４が同時に右方向
にシフトされ、データ選択回路２０８には階調データが
出力される。この時には読込みパルス発生部２０５、デ
ータ選択部２０７は禁止されている。

以上の様にシフトクロック発生部２０６から連続的にシ
フトクロックを発生することにより、連続的に走査方向
の階調データが自動的に得られろ。

第４図は本発明を組込んだシステムのブロックの概略図
である。

第４図において、３０１はシステム全体の動作を制御す
るマイクロプロセッサ、３０２はマイクロプロセッサ３
０１の動作を記述したプログラムおよび一時作秦用デー
タを格納する記憶装置、３０３は画像表示用メモリ、３
０４は画像データなどを格納しておく二次記憶装置、３
０５は本発明のデータ並べ換え回路、３０６は表示用モ
ニタである。

上記のような構成において、階調データの処理を行うに
は、まずマイクロプロセッサ３０１は画像表示用メモリ
３０３から各階調に担当する走査方向のデータ列を読出
し、データ並べ換え回路３０５に入力する。この動作を
階調回数分だけ行いデータ並べ換え回路３０５にデータ
を記憶させる。次にマイクロプロセッサ３０１は単にデ
ータ並べ換え回路３０５からデータな読串丁ことにより
自動的に階調データな読出てことができる。

なお、同図中、記憶装置３０２、二次記憶装置３０４、
表示モニタ３０６は本発明の動作Ｋ特に影響かないため
、説明は割愛する。

以上本実施例によりは、データの並べ換えは単にデータ
並べ換え回路にデータ列をｒ４ｖＩ４分だけ入力し、そ
の後、特別な操作なしにデータ並べ換え回路から読出し
を行うことのみにより、簡単にデータの並べ換えが可能
となる。

なお本実施例は階調データが４ビツトである場合を例に
とったが、階調数を表わすビット数とシフトレジスタの
本数とを同数にすればどのような深さを持つ階調の画像
に対しても本発明が適用できることは明らかである。ま
たシフトレジスタの本数を階調数以上にすることも本発
明の主旨を損うものではない。

また、本実施例はデータ並べ換え回路をマイクロプロセ
ッサの外部に付加したが、マイクロプロセッサに内蔵さ
せることも可能である。

発明の効果 以上のように本発明は、シフトルレジスタ群、読込みパ
ルス発生部、シフトクロック発生部、データ選択部から
構成されるデータ並べ換え回路な付加することにより、
特別な操作を行うことなく、単にデータの書込み、読出
しのみを行うことＫより、簡単にかつ高速に走査方向の
画像データを階調データに変換することか可能である。

【図面の簡単な説明】

ｗＥ１図体）、（ｂ）は本発明の一実施例におけるデー
タ並べ換え回路の概念図、第２図は同データ並べ換え回
路のブロック結線図、第３図は同データ並べ換え回路の
動作を表わすタイミングチャート、第４図は本発明を適
用するシステムのブロック結線図、第５図は画像メモリ
の概念図、第６図は従来のデータ並べ換え方式の概念図
である。 １００・・・画像メモリ、１０１・・・２３のデータ列
、１０２・・・２２のデータ列、１０３・・・２１のデ
ータ列、１０４・・・２゜のデータ列、１０５・・・デ
ータ並べ換え用メモリ、２０１．２０２．２０３．２０
４・・・シフトレジスタ、２０５・・・読込みパルス発
生部、２０６・・・シフトクロック発生部、２０７．２
０８・・・データ選択部。 代理人の氏名　弁理人　中　尾　敏　男　ほか１名！Ｉ
　　　９　　ｗａ 第１図 （ａ） ｊｌｔ／ｌ　　　凶 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 並列入力、並列出力、直列出力可能なシフトレジスタを
   複数個接続したシフトレジスタ群と、前記シフトレジス
   タ群に順にデータを読込ませる読込みパルスを発生する
   読込みパルス発生部と、前記シフトレジスタ群に入力さ
   れたデータを直列出力で出力させるシフトクロックを発
   生するシフトクロック発生部と、前記シフトレジスタ群
   の並列入力と直列出力とを共通のデータラインから入出
   力可能とするデータ選択部とを具備したデータ並べ換え
   回路。