JPS6319038A

JPS6319038A - 乱数発生器

Info

Publication number: JPS6319038A
Application number: JP61164407A
Authority: JP
Inventors: Hiroshi Takeuchi; 博竹内
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1986-07-12
Filing date: 1986-07-12
Publication date: 1988-01-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、秘話伝送装置や各種のシミュレーション実験
、数値実験などに好適に用いられる乱数発生器に関する
。

従来技術伝送させる情報が第三者に理解できないようにして、こ
のような情報の送信／受信を行なういわゆる秘話伝送装
置では、伝送すべき情報に擬鉄乱数侶ちを重畳して、こ
の情報を表わす信号をいわゆるスクランブルをかけ、こ
うして得られるスクランブル情報信号を伝送し、またこ
のようにして伝送されてきたスクランブル情報信号を復
元して、伝送された情報を受信する構成が用いられてい
る。

このような従来技術のいわゆる秘話伝送装置などでは、
情報信号に前記スクランブルをかけたり、よｒこスクラ
ンブル情報信号を復元する場合などに擬似乱数信号が用
いられている。

第３図は従来技術の秘話データ伝送システム１の構成を
示すブロック図である。このシステムはデータ出力部２
と、乱数発生器３と、上記データ入出力部２と乱数発生
器３とからの情報に関して、後述するような排他的論理
和演算などを１１なう演算器４を含む送受信部５とを含
む複数の端末６が、伝送ライン７によって相互に接続さ
れて構成される。

受信状態の端末６ａでは、送受信部５ａに伝送ライン７
を介するスクランブル情報信号が与えられ、またこの送
受信部５ａの演算器４ａには、乱数発生器３ａから乱数
発生器３において発生される乱数信号と同様の乱数信号
が与えられ、スクランブル情報信号との間で排他的論理
和演算などが行なわれ、情報信号が復元される。

第４図は第３図の乱数発生器３の構成を示すブロンク図
である。乱数発生器３は、一般に複数のシフトレジスタ
　（たとえばシフトレジスタ８，９゜１０．１１）が用
いられ、これらが直列に接続される。またこれらのシフ
トレジスタ８〜１１には、クロック信号ＣＫが共通にり
えられて、相互に同期して動作する。この場合、シフト
レジスタ１１の出力が乱数発生器３の出力であり、その
出力は帰還回路］２によって第１段のシフトレジスタ８
に帰還入力される。

このような帰還型の構成を有するシフトレジスタ８−１
１を用いて、線形最良系列と称される擬９゛Ｉ、乱数信
号を発生させるには、各シフトレジスタ８−１１の間の
少なくとも１箇所から、帰還回路１２に含まれる排他的
論理和演算を行なう演算器１３に直前段のシフトレジス
タの出力をグえる帰還タップ１４を設ける必要がある。

この帰還タンプ１４の設置位置は、シフトレジスタ８〜
１１によって取扱われる信号か２進数と同等である場合
、いわゆる〃ロア体ＧＦ（２）上の原始既約多項式によ
って決定される。

上述の従来例で示した４個のシフトレジスタ８〜１１を
用いる場合には、この原始既約多項式は、Ｘ’＋Ｘ＋１
　　　　　　　　　　　　　　　　・・・（１）となる
ことが知られている。したがって乱数発生器３の構成は
第４図に示すように、第３段のシフトレジスタ１０と第
４段のシフトレジスタ１１との開に、前記帰還タップ１
４を設けるようにすればよい。

ここでシフトレジスタ８〜１１初期値として、ａ３　＝
ａ２　＝ａｌ　＝ａＯ＝　１と設定すると、クロック信
号ＣＫの進行に従って第１表の結果が得られる。

（以下余白）一ヒ記第１表から明らかなように、乱数発生器３からは
「１１１１０００１００１１０１０−１である周期１５
を有する周期的乱数出力系列が得られる。

一般に、シフトレジスタの段数をＮとすると、このよう
な出力系列の周期は２Ｎ−１となることが知られている
。

ここで第３図に示されるデータ入出力部２から入力され
るデータが、たとえば画像データなどの２次元配列のデ
ータである場合、このような２次元配列データに重畳さ
れる乱数発生器３がらの乱数信号は、２次元配列データ
と同形の２次元配列を有する必要がある。したがってこ
のような２次元配列の乱数信号を発生するには、第４図
示の構成を有する乱数発生器３を用いて、最終段のシフ
トレジスタ１１からクロック信号ＣＫの第１表に示すよ
うな進行に伴なって発生される信号を各々クロ／り信号
番号に対応させてａＯ＋ａ　１　＋ａ２１・・・とする
とき、この出力信号列ａｉ（ｉ＝　０　、１　、２・・
・）を、下式のように配列した乱数行列Ａを定める。

この乱数行列Ａを定めるにあたって、従来では以下の処
理を行なっていた。すなわち一般にＮ個のシフトレジス
タを直列に接続し、第４図示のような帰還回路を設ける
乱数発生器では、一般に周期２に１°に２−１　（ｋｌ
・ｋ２＝Ｎ）の出力系列が得られる。ここでｋｌ＝２、
ｋ２＝２とすると、ｄｅｇｒｅｅ（ｋｌ　・ｋ２　）＝
　４　　　　　　　−　（３）の原始既約多項式からは
、乱数信号列ａｎ　＋ａｌ　、ａ２　、ａｎ、−（ｎ＝
　２ｋ”　”２−２　＝　１４　）が得られる。

このとき、Ｉ己−２”−１＝３　　　　　　　　　　　・・・（４
）ｎ　２　＝　ｎ／　ｎ　１　＝　５　　　　　　　　
　　　・・・（５）として、３行５列の上記乱数行列Ａ
が得られる。

ここで、（以下余白）・・・（６）のように定義される行列Ｂに関して、ｂｏｏ、ａｏ、ｂｌｌ＝　ａｌ、ｂ２２＝　ａ２．ｂｉ
ｌｉ２＝　ａｉ、・・−・・・（７）ｉ＝　ｉ　１　（ｍｏｄ３　）（０≦ｉｌ＜３）ｉ＝　
ｉ２　（１６ｏｄ５　）（０≦ｉ２＜５）である。した
がって前記第２式および第６式を参照して、ｉ＝７なら
ば、ｉ＝　１　（ＩＩＩｏｄ３　）　　　　　　　　　　　
　−（８）ｉ＝　２　（ＩＩｌｏｄ５　）　　　　　　
　　　　　　−（９）により、ａ７　＝　ｂｌ　２　　　　　　　　　　　　　−　（
１０）となる。

発明が解決しようとする問題点このようにして周期１５の２進数乱数列を発生すること
ができるけれども、第４図示の乱数発生器３の出力は、
シフトレジスタ１１から得られる＝８− 出力のみであり、したがってクロック信号ＣＫが１５ク
ロツク経過して初めて１系列の乱数列ａＯ４・・、ａ１
４が得られることになり、乱数系列の発生速度か遅くな
ってしまい、たとえば各種シミュレーション実験用など
に用いられる乱数を発生する場合、全体の処理速度が遅
くなってしまうという問題があった。

本考案の目的は、上述の問題点を解決し、格段に高速で
乱数を発生することができる乱数発生器を提供すること
である。

問題点を解決するための手段本発明は、シフトレジスタをそれぞれ含む複数の出力段
を直列に続し、各出力段の出力を選択的に組合せて得られる演算結果を
、第１出力段に入力する帰還回路を有し、各出力段から
の出力を乱数信号の少なくとも一部分として取出すよう
にしたことを特徴とする乱数発生器である。

作　　用本発明の乱数発生器は、シフトレジスタをそれぞれ含む
複数の出力段を直列に接続し、各直列段の出力を選択的
に組合わせて得られる演算結果を第１出力段に入力する
帰還回路を設けて構成される。このと外各出力段からの
出力を、乱数信号の少なくとも一部分として取出すよう
にする。したがって前記複数のシフトレジスタと、これ
に設けられる帰還回路とを含む構成を、たとえば複数準
備することによって、前記乱数信号の少なくとも一部分
を取出すに必要な作動時間で乱数信号の全能を取出すこ
とができる。このようにして乱数の発生を高速化するこ
とができる。

実施例第１図は本発明の一実施例の乱数発生器２１の構成を示
すブロック図である。第１図を参照して、乱数発生器２
１の構成について説明する。乱数発生器２１は複数（本
実施例では４つ）のシフトレジスタ２２．２３，２４．
２５が直列に接続された構成を有し、シフトレジスタ２
２は第１出力段を構成し、同様にシフトレジスタ２３，
２４．２５はそれぞれ第２、第３、第４段の出力段を構
成する。

シフトレジスタ２５の第４出力段は、最終出力段である
。またシフトレジスタ２５からシフトレジスタ２２に出
力を帰還させるため、たとえば排他的論理和演算などを
行なう演算器２６を介在する帰還回路２７が設けられる
。

また各シフトレジスタ２２〜２５間のいずれの位置から
前記演算器２６への帰還タップを設けるかを決定する原
理は、従来技術の項で説明したようにガロア体ＧＦ（２
）上の原始既約多項式の原理に基づいて決定される。す
なわち本実施例の乱数発生器２１においても、４つのシ
フトレジスタ２２〜２５を用いており、したがって帰還
タンプ２８はシフトレジスタ２４．２５間に設けられる
。

またシフトレジスタ２５の出力ａＯは、ライン！０を介
して出力され、同様にシフトレジスタ２４．２３．２２
の各出力ａｌ　、ａ２　、　ａ３はそれぞれライン７１
．７２　、！３を介して出力される。またライン！０．
！１への出力に関して、たとえば排他的論理和演算など
を行なう演算器２９ａが設けられ、演算器２９　ａの出
力ａ４は！４を介して出力される。以下同様に、ライン
、／　１．７２　；！２　、ノ３；ノ３．！４への出力
に関して、たとえば排他的論理和演算などを行なう演算
器２９ｂ、２９ｃ、　２９（１かそれぞれ設けられ、そ
れらの出力ａ５　、ａｆ３　、　ａ７はそれぞれライン
ｆ　５　、Ｊ　６　、、Ｉｇ　７を介して出力される。

前記ライン７４〜）７の相互に隣接するラインへの出力
に関して、同様の演算器２９ｅ、２９ｆ、２９ｇが設け
られ、これらの出力ａ８　ｔａ９　＋ａｌ　Ｏは、ライ
ン７８　、、ｇ　９　、ノ１０を介して出力される。以
下同様にして、ラインｉ１０．Ｊ１１の出力に関する演
算器２９ｋが設けられ、その出力ａ１４がラインノ１４
を介して出力される構成が設けられる。

このようにして構成された本実施例の乱数発生Ｗ２１の
動作について説明する。シフトレジスタ２２〜２５の初
期値がａＯ＝ａｌ　＝ａ２　＝ａ３　＝ｒｌ　Ｊである
とき、第１図に示した各ライン、、ｅｏ−ノ１４からの
出力ａＯ〜ａ１４に関して、クロック信りＣＫの各クロ
ック毎に下記の第２表に示すような出力結果が得られる
。

すなわち先行技術では、クロック信号の１５クロンクで
周期１５の乱数系列が発生されたのに対し、本実施例で
は１２０ツクで周期１５の乱数系列を発生することがで
きる。

このように得られた出力系列ａＯ〜ａ１４を、上記第２
式の行列Ａのように配列することによって、乱数行列Ａ
が得られる。このような乱数行列Ａを用いてたとえば下
式の２値画像データＧをスクランブルするとき、Ｇ■Ａの演算によって２値画像データＧに対するスクラ
ンブルを行なうことができる。

前記実施例で用いられた乱数発生器２１は、シフトレジ
スタを４個用いて４次の乱数発生器として構成したけれ
ども、シフトレジスタを１６個用いてすなわち１６次の
乱数発生器として構成することは容易であり、このよう
な場合、上記第３式〜第１１式を参照して下式の結果が
得られる。

２１６−１＝（２Ｂ−１）Ｘ　２５７＝３Ｘ５Ｘ１　７Ｘ２　５　７＝２　５　５Ｘ２　５　　？　　　　　　　　　　　・
・・（１２）すなわち１６次の乱数発生器を用いれば、
２５５×２５７画素の画像に関するスクランブルを行な
うことができ、同様に１５次の乱数発生器では、２１５
−１＝７Ｘ３１Ｘ１５１＝２１７Ｘ１５１画素の画像信
号に関ｒるスクランブルデータを得ることができる。

第２図は本発明の他の実施例の乱数発生器２１ａの構成
を示すブロック図である。本実施例の乱数発生器２１ａ
は前述の実施例に類（ｌスし、対応する部分には同一の
参照符を付す。本実施例の乱数発生器２１ａは、４個の
シフトレジスタ２９ａ、３０ａ、３１ａ、　３２ａの直
列回路と、排他的論理和演算などを行なう演算器３３ａ
を介在する帰還回路３４ａを有する構成とが、たとえば
４組設けられる。本実施例において残余の段の構成につ
いては、第１段の構成で用いた参照符号２９〜３４に添
字す、ｃ、　ｄをそれぞれ付して示す。このような構成
によっても、クロック信号ＣＫの各クロンク毎に前記第
２表で示したような出力系列ａＯ〜ａ１４を得ることが
できる。

効　　果以上のように本発明に従えば、シフトレジスタをそれぞ
れ含む複数の出力段を直列に接続し、各直列段の出力を
選択的に組会わせて得られる演算結果を第１出力段に入
力する帰還回路を設けて構成される。このとき各出力段
からの出力を乱数信号の少なくとも一部分として取出す
ようにする。

したがって前記複数のシフトレジスタと、これに設けら
れる帰還回路とを含む構成を複数準備することによって
、前記６Ｌ数信号の少なくとも一部分を取出すに必要な
作動時間によって乱数信号の全体を取出すことができる
。このようにして乱数の発生を高速化することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例の乱数発生器２１の構成を示
すブロック図、第２図は本発明の他の実施例の乱数発生
器２１ａの構成を示針ブロンク図、第３図は従来技術の
伝送システム１の構成を示すブロック図、第４図は従来
技術の乱数発生器３の構成を示すブロック図である。２１．２１ａ・・・乱数発生器、２２〜２５；　２９〜
３２・・・シフトレジスタ、２６．３３・・・演Ｗ、！
、２７．３４・・・帰還回路、２８・・・帰還タンプ代
理人　　弁理士　四散　圭一部第２図第３図第４図

Claims

【特許請求の範囲】シフトレジスタをそれぞれ含む複数の出力段を直列に接
続し、各出力段の出力を選択的に組合せて得られる演算結果を
、第１出力段に入力する帰還回路を有し、各出力段から
の出力を乱数信号の少なくとも一部分として取出すよう
にしたことを特徴とする乱数発生器。