JPS6319073A

JPS6319073A - パタンデータの検査方法

Info

Publication number: JPS6319073A
Application number: JP61162150A
Authority: JP
Inventors: Kichi Sugiyama; 杉山　吉; Takumi Watanabe; 渡辺　琢美
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1986-07-11
Filing date: 1986-07-11
Publication date: 1988-01-26
Anticipated expiration: 2010-03-15
Also published as: JPH0724060B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はＬＳＩやＶＬＳＩのマスクまたは直接露光のパ
タンデータの設計規則違反の検出を行うパタンデータ検
査装置に関する。

（従来技術および発明が解決しようとする問題点）マス
クまたは直接露光のパタンデータの設計規則として、バ
タン幅、バタン間スペースの幅などがあり、これに違反
するとＬＳＩやＶＬＳＩの製造歩留りが大幅に低下する
ことになるため、パタンデータが設計規則に違反してい
ないかどうかを予め検査する必要がある。

ところで、１種類のＬＳＩやＶＬＳ　Ｉを製造するのに
普通１０数種類のマスクが利用されており、各マスクは
第ｎ層（ｎ＝０，１，２．・・　）のマスクと呼ばれ、
長方形や多角形等の多数の２次元図形からなっている。

これらの２次元図形は最小寸法の整数倍の寸法および間
隔をもつので、最小寸法で区切られた格子状の空間を考
えた場合、第１２図に示すように２次元図形の頂点は必
ず格子点に存在することになる。したがって、パタンデ
ータを表現するとき、格子の間隔と、格子空間で定義さ
れた２次元図形データ（ビットマツプ表現）で表わすこ
とができる。例えば、第１２図の２次元図形をビットマ
ツプ表現にすると第１３図のようになる。なお、“１″
は図形に含まれ、“０°″は図形に含まれないことを示
す。

一方、設計規則違反とは、これらのビットマツプまたは
これらのビットマツプをもとにして生成されるビットマ
ツプ上の図形の幅や図形間のスペースが規定値以下であ
る場合等をいうものである。

従来、このような違反の検出は逐次計算機により逐次処
理されるか、あるいは専用の装置が考えられていた。

しかして、逐次計算機による場合は、図形はベクトルで
扱われるが、この場合、例えば最小寸法０２５μｍで一
辺１６ｍｍのチップを設計したとすると、そのデータ量
は数１００万ベクトルに及ぶので、処理時間がかかりす
ぎ、更に隣接パタンの設計規則に与える影響（例えば第
１２図のように太い配線に隣接するスペースは広く、細
い配線に隣接するスペースは狭くするといった微妙な変
更）を無視した単純な検査しかできないという欠点があ
った。

また、専用装置としては次の３つの方式およびその装置
が知られている。

■ウィンドウプロセッサ方式 ■ＦＡＳＴ　　ＭＡＳＫ方式 ■Ｏ８Ｌ方式しかして、■のウィンドウプロセッサ方式は、第１４図
に示すように、ビットマツプ形式のデータのビットデー
タの一部を逐次切り出し、２次元状（例えば４×４）に
配列した２次元配列プロセッサに送り、２次元配列プロ
セッサ上に別途用意した基準図形とマツチング計算を行
い、局部的に設計規則違反の検出を行うものである。

（参考文献；　Ｌ、５ｅｉｌｅｒ、“Ａ　Ｈａｒｄｗａ
ｒｅ人ｓｓｉｓｔｅｄＤｅｓｉｇｎ　　Ｒｕ１ｅ　　Ｃ
ｈｅｃｋ　　Ａｒｃｈｉｔｅｃｔｕｒｅ”　、Ｐｒｏｃ
、１９ｔｈＤｅｓｉｇｎ　　Ａｕｔｏｍａｔｉｏｎ　　
Ｃｏｎｆ、、Ｊｕｎｅ　　１９８２．ｐｐ２３２−２３
８）また、■のＦＡＳＴ　　ＭＡＳＫ方式は、第１５図
に示すように、複数のマイクロプロセッサからなり、各
マイクロプロセッサが担当するマスクの層を決めて設計
規則違反の検出を行うものである。（参考文献；　Ｓ、
Ｍａｃｏｎ＋ｂｅｒ、ｅｔ、ａｌ、“Ｈａｒｄ−ｗａｒ
ｅ　Ａｃｃｅｌｅｒａｔｉｏｎ　Ｆｏｒ　Ｌａｙｏｕｔ
　Ｖｅｒｉｆｉｃａｔｉｏｎ”　。

Ｖｌ、ＳＩ　１１ｅｓｉｇｎ、Ｊｕｎｅ　１９８５．ｐ
ｐｌ８−２７）また、■のＯ３Ｌ方式は第１６図に示す
ように、従来から逐次計算機上で行っていたアルゴリズ
ムをハード化したものであって、パタンデータをベクト
ルデータとして扱い、ＷＬ、ＭＲＬ。

ＭＶＬという３つのＦＩＦＯ（先入れ先出し機能をもつ
メモリ）と、このメモリへの入出力を制御する制御部１
０Ｐ、ＶＳ、ＯＰ、ＤＣからなる。

（参考文献；三木他、“レイアウト設計検証アルゴリズ
ムとそれを実現するハードウェアアーキテクチャの考察
″、信学会技報、　ＣＡＳ８５−１６３゜ｐｐｌ−８）ここで、実際的な問題、例えば最小寸法０．２５μｍで
一辺が１８ｍｍのチップを設計した場合を考えると、パ
タンデータは（ｏ、ｏ）〜＜　２１６　、２１６　）の
範囲のビットマツプ形式のデータとなり、膨大な数とな
る。

しかして、■のウィンドウプロセッサ方式では、処理の
並列度が低く、そのため高速処理をあまり期待できない
という欠点があった。また、２次元配列プロセッサの２
次元アレイのサイズを大きくすることは、基準パタンを
それに応じて増やす必要があるので、２次元アレイのサ
イズを実用上４×４以上にすることは大きな困難を伴い
、好ましくないものであった。

また、■０ＦＡＳＴ　　ＭＡＳＫ方式では、各マイクロ
プロセッサが各マスク層に対応するので、高々マスク層
しか高速化できないという欠点があった。

また、■のＯ８Ｌ方式では、逐次計算機によるものと同
様に、隣接パタンの影響を無視した検査を行い、また、
斜め方向の距離や平行配線間の間隔を直線の方程式から
数値計算する方法を採っており、これをマイクロプロセ
ッサにより逐次処理しているので高速化が難しいという
欠点があった。

このように、従来技術に関しては種々の問題があり、大
きな座標空間で記述される膨大なデータを扱い、隣接パ
タンの設計規則に与える影響を考慮した検査を高速に行
うことが困難であるという欠点を有していた。

（問題点を解決するための手段）本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、ＬＳＩ等のマスクまたは直接露光の
パタンデータの設計規則違反の検査を、簡易な構成にし
て高速に処理することのできるパタンデータ検査装置を
提供することにある。

本発明は上記の目的を達成するため、ＬＳＩ等のマスク
または直接露光のパタンデータの設計規則違反を検査す
る装置において、逐次計算機より入力したビットマツプ
形式のパタンデータを蓄積するバッファメモリと、論理
演算・加減算・乗算等の演算を行い得るプロセシングエ
レメントを複数個相互接続した構成をもちモード設定で
１次元配列となり得るプレイプロセッサと、前記プレイ
プロセッサと前記バッファメモリ間のデータ転送を制御
する制御部とを有し、前記アレイプロセッサに前記パタ
ンデータの１ラインまたはその一部分のビットマツプ形
式のデータを入力した後、前記アレイプロセッサを１次
元アレイプロセッサとして動作させ、各プロセシングエ
レメントまたは隣接するプロセシングエレメントの保持
するビットマツプ形式のデータ群から検査項目に対応し
たビットマツプ形式のデータを生成し、生成したビット
マツプ形式のデータに含まれる図形の幅および図形間の
間隔を、入力ラインに平行な方向については隣接するプ
ロセシングエレメントの接続を利用しｔこデータ転送と
プロセシングエレメントの演算機能を用いて計算するこ
とにより求め、入力ラインに垂直な方向については各プ
ロセシングエレメントの保持する以前に生成したビット
マツプ形式のデータをも用いて計算することにより求め
、入力ラインと斜めな方向については各プロセシングエ
レメントが図形の左下角点、右下角点、左上角点、右上
角点、それ以外であることを各プロセシングエレメント
および隣接するプロセシングエレメントの生成したビッ
トマツプデータより認識した後に左下角点および右下角
点より横方向および縦方向に別々にラベル付けを行い各
プロセシングエレメントでラベルの２乗和を計算するこ
とにより求め、これらを並列処理することを特徴とした
パタンデータ検査装置を要旨とするものである。

（実施例）次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
種々の変更あるいは改良を行い得ることは言うまでもな
い。

第１図は本発明のパタンデータ検査装置の一実施例を示
す構成図であり、１は逐次計算機、２はバッファメモリ
、３はインタフェイス部、４はアレイプロセッサ、５は
バッファメモリ２およびアレイプロセッサ４を制御する
制御部である。また、６，７はデータ線、８は制御信号
線である。

その動作としては、インタフェイス部３の制御の下に逐
次計算機１からビットマツプ形式のパタンデータおよび
プログラムをバッファメモリ２に入力し、入力完了後は
制御部５の制御の下に、バッファメモリ２よりパタンデ
ータをアレイプロセッサ４に１ライン分づつ入力し、所
定のパタンデータのチェックを行い、結果をバッファメ
モリ２に書き込むという動作を全ラインについて行う。

なお、ラインとは第１３図等に示したビットマツプ形式
のデータの横１列を言う。次いで、全ライン終了後は、
再びインタフェイス部３の制御の下に逐次計算機１がバ
ッファメモリ２より結果のデータを読み出し、逐次計算
機１は結果のデータをもとに検査報告のドキュメントや
図面を作成する。

次に第１図におけるアレイプロセッサ４の構　１　ｌ− 成を第２図に示す。しかして、アレイプロセッサ４は１
ビツトのプロセシングエレメント（ＰＥ）１０１〜１１
６が２次元に配置された構造となっており、個々のプロ
セシングエレメントは隣接するプロセシングエレメント
と４方向で互いに接続されている。なお、右端のプロセ
シングエレメントは次段の左端のプロセシングエレメン
トと接続するようになっている。

また、個々のプロセシングエレメントは第３図に示すよ
うに選択回路２０１．２０２．２０８．レジスタ２０３
．２０５．２ボ一トＲＡＭ　２０４．　ＡＬＵ　２０７
゜制御回路２０９からなる。選択回路２０１．２０２．
レジスタ２０３は隣接するプロセシングエレメントとデ
ータのやりとりをする役目をもつ。ＡＬＵ２０７は論理
演算、加減算、および乗算を行うのに用いる。２ボー）
ＲＡＭ２０４はデータ格納用であり、バッファメモリ２
から送られてきた１ライン分のパタンデータの他、各種
の中間データ。

設計規則判定結果等を一時的に格納するのに用いる。レ
ジスタ２０５は制御回路２０９とともに、全プロセシン
グエレメントへの共通のｆｌｄＪ　ａｌｌ　信号１２５
をプロセシングエレメント毎にローカルに修飾できる役
目をもつ。

アレイプロセッサ４がこのような構造になっているので
、第２図で縦方向にデータを送る時、各プロセシングエ
レメントの列がシフトレジスタとして動作し、バッファ
メモリ２とアレイプロセッサ４のデータの入出力を高速
に行うことができる。また、データ処理中は、アレイプ
ロセッサ４は１次元アレイプロセッサのモード（第２図
で１０１．１０２．１０３．　　・、　１０４．１０５
．１０６．１０７゜−２１０８，１０９，１１０，１１
１，−、１１２，・１１６という具合に１次元になる。

）で動作する。

しかして、このアレイプロセッサ４により検査項目に合
った１ライン分の中間データの作成。

Ｘ方向（ラインと平行な方向）のバタン幅の検査。

Ｘ方向（ラインと垂直な方向）のバタン幅の検査。

斜め方向のバタン幅の検査が行えるものである。

また、判定結果によって、結果の出力の仕方が異なるが
、これはプロセシングエレメント内のレジスタ２０５と
制御部＠　２０９による制御信号のローカルな修飾によ
り実現することができる。

次にパタンデータの設計規則違反を検査する動作につき
具体的に説明する。

第４図は検査全体のフローチャートを示したものであり
、先ず第１ラインの入力が行われ、第１ラインの全層（
マスクの全層）のデータがアレイプロセッサ４のプロセ
シングエレメント全体に格納される。第５図はパタンデ
ータの例を示しｔこものであり、（イ）は第８層のパタ
ンデータ、（ロ）は第す層のパタンデータを示し、（ハ
）は１次元アレイプロセッサとして動作するアレイプロ
セッサ４に各層のデータが入力されろ状態を概念的に示
している。また、（イ）、（ロ）において′１′″は図
形に含まれ、“０゛″は図形に含まれないことを示し、
（ロ）の階段状の辺は、４５°斜めの辺が格子座標では
図示のように表現されることを示している。

第４図において、上記のデータの入力に続いて検査項目
Ｊに合ったビットマツプ形式のデー夕が生成されること
になる。すなわち、アレイプロセッサ４はデータ入力後
はビットマツプの横ビット数に対応した数のプロセシン
グエレメントが１次元に配列した１次元アレイプロセッ
サとして動作し、隣接するプロセシングエレメント同士
でデータの授受を行う機能、プロセシングエレメント内
にデータを蓄積する機能、論理演算、加減算２乗算を行
う機能を有し、例えば、［第８層バタンであって第す層
にバタンか無いもの」という検査項目が指定された時、
全プロセシングエレメントに一斉にｃ　＝　ａ　ｎＴの
論理演算を実行することにより、Ｃなるビットマツプ形
式のデータが生成される。なお、ａ。

ｂ（よ夫々第ａ層、第す層のビットマツプ形式のデータ
である。

次に、第４図におけるＸ方向バタン幅検査について第６
図を用いて説明する。なお、Ｘ方向の設計規則“バタン
幅がＤ以上”においてＤ−４とする。しかして、第６図
においてａばチェックすべき生成ビットマツプデータ（
第４図で検査項目Ｊに合ったビットマツプ形式のデータ
として生成したデータ）である。βはαの“１”領域の
右端を示すデータであって、７をプロセシングエレメン
トの１個分（Ｉ　Ｐ　Ｅ）左シフトしたものとａとのＡ
ＮＤ演算を行うことにより得られる。γはβをＩＰＥ左
シフトしたものとβとのＯＲ演算をＤ−１回行っｔコも
ので、これが検査の基準のパターン（輻Ｄ）となる。δ
はγｎａの論理演算により得られ、基準バタン幅に満た
ない部分でのみ１″が残る。εはδをＩＰＥ右シフトし
たものとδとのＯＲ演算をＤ−１回行ったものである。

しかして、εとαとをＡＮＤ演算することにより、違反
のパタンデータに対応するプロセシングエレメントのみ
がこの如く“１′″になり、この結果から違反を検出す
ることができる。

次に、第４図におけるＸ方向バタン幅検査について説明
する。なお、Ｘ方向の設計規則゛パタン幅がＤ以上”に
おいてＤ＝４とする。しかして、各プロセシングエレメ
ントでは、前回のラインの時の生成ビットマツプデータ
の値が０″で今回のラインにおける生成ビットマツプデ
ータの値が“１″の時に“°１″のカウントを開始する
。例えば、第５図（イ）をそのまま生成ビットマツプデ
ータとすると、第７ライン入力後の各プロセシングエレ
メントの値は１．１．１．１゜１　、０　、．０　、　
Ｏ、０、０、０、０となる。そして、次のラインに移り
、前回のラインの生成ビットマツプデータの値が“１″
で今回のラインの生成ビットマツプデータの値も”１”
の時、“１″のカウントを続ける。すなわち、第５図（
イ）で第８ライン入力後の各プロセシングエレメントの
値は２．２．２．２．２．０．０．０．０．０．０．０とな
る。そして、次のラインに移り、前回のラインの生成ビ
ットマツプデータの値が“１′′で今回のラインの生成
ビットマツプデータの値が“０″の時、カウントを停止
し、以前の値についてＤと大小を比較し、小さければ設
計規則違反であると判断する。すなわち、この例では第
７、第８ラインにおけるＸ方向のバタン幅は２と検出さ
れ、Ｄ（＝４）より小さいので違反であると判断される
。

次に、第４図における斜め方向バタン幅検査（斜め方向
の設計規則“バタン幅がＤ以上″）について説明する。

第７図は処理のフローを示すものであり、このフローに
従って処理が行われ、先ず各プロセシングエレメントに
おいてタイプの分類が行われる。タイプの分類は第８図
の基準で行われ、結果は各プロセシングエレメントに格
納される。タイプとしては、第８図（イ）のように「自
身の今回のラインの値、右隣接するプロセシングエレメ
ントの今回のラインの値。

自身の前回のラインの値がともに°゛１”で、かつ右隣
接するプロセシングエレメントの前回のラインの値が“
０′″」のプロセシングエレメントをタイプＡと呼ぶ。

第８図（ロ）のように［自身の今回のラインの値、左隣
接するプロセシングエレメントの今回のラインの値、自
身の前回のラインの値がともに１”で、かつ左隣接する
プロセシングエレメントの前回のラインの値が”０″」
のプロセシングエレメントをタイプＢと呼ぶ。第８図（
ハ）のように「自身の今回のラインの値が“０”′で、
かつ右隣接するプロセシングエレメントの今回のライン
の値、自身の前回のラインの値、右隣接するプロセシン
グエレメントの前回のラインの値が“１′”」のプロセ
シングエレメントをタイプＣと呼ぶ。第８図（ニ）のよ
うに「自身の今回のラインの値が′″０′″で、かつ左
隣接するプロセシングエレメントの今回のラインの値、
自身の前回のラインの値。

左隣接するプロセシングエレメントの前回のラインの値
が”１”」のプロセシングエレメントをタイプＤと呼ぶ
。

次いで、第７図に示すように、各プロセシングエレメン
トにおいてラベル付け（ラベリング）を行う。すなわち
、タイプＡのプロセシングエレメントでは当該プロセシ
ングエレメントのラベルを（０，０，０）とする。タイ
プＢのプロセシングエレメントでは当該プロセシングエ
レメントのラベルを（０，０，１）とする。空ラベルの
プロセシングエレメントであって、前回のラインにおけ
るラベルが（ｋ、ｊ、ｍ）ならば、そのプロセシングエ
レメントのラベルを（ｋ、ｌ＋１、ｍ）とする。空ラベ
ルのプロセシングエレメントであって、右隣接するプロ
セシングエレメントの今回のラインにおけるラベルが（
ｋ、ｌ。

０）ならば、そのプロセシングエレメントのラベルを（
ｋ＋１．ｌ、０）とする。空ラベルのプロセシングエレ
メントであって、左隣接するプロセシングエレメントの
今回のラインにおけるラベルが（ｋ、ｌ、１）ならば、
そのプロセシングエレメントのラベルを（ｋ＋１．ｌ、
１）とする。

第９図はラベリングの一例を示したものであり、第５ラ
イン入力時に（イ）、（ロ）の順にラベリングされ、第
６ライン入力時に（ハ）、（ニ）の順にラベリングされ
、第７ライン入力時に（ホ）。

（へ）の順にラベリングされ、プロセシングエレメント
に格納されることになる。

第１０図はくびれのある図形のくびれ部分の寸−２０＝法が、第１１図は平行な２つの斜辺（４５°）を有する
図形の斜辺間隔が夫々規定値“′Ｄ″′以上であるか否
かの検査を行う例を示したものであり、第１０図（イ）
、第１１図（イ）は検査の対象となるパタンデータを、
第１０図（ロ）、第１１図（ロ）は下辺から順に処理し
てラベリングした結果を夫々示している。なお、第１０
図（イ）、第１１図（イ）は第８図によるタイプ分類の
結果も示しである。なお、前述した第９図は第１０図に
関するラベリングの途中経過を示している。

しかして、ラベリングの結果、第１０図（ロ）のタイプ
Ｃのビットにはラベル（５，３，０）が、第１１図（ロ
）のタイプＣのビットにはラベル（５゜４．０）が付け
られている。第１０図の場合、くびれ部分の距離は、タ
イプＡのビットとタイプＣのビットの距離に一致する。

この場合、距離はタイプＣのビットが処理される時に計
算され、そのラベルを（ｘ、ＹｐＺ）とすれば、八２　
＋　、　２が距離である。しかし、距離を数値として求
めるのではなくＤとの大小関係を判断すればよいことか
ら、実際ば守へ７＝＋ｙ’＜Ｄの代わりにｘ２＋ｙ２＜
Ｄ２が計算され、これが満たされた時、設計規則違反で
あると判定される。一方、第１１図の場合、平行斜辺間
の距離は、タイプＣのビットのラベルが（ＸｅＶ、Ｚ）
の時、Ｖ４Ｊ１；肥１−と計算され、同様にｍ＜ｏすな
わちｘ２＋ｙ２＜Ｄ２の時、設計規則違反であると判定され
る。

なお、上記の説明では、バタン幅の設計規則違反の検出
方法を述べたが、地（背景）とバタンとを反転させれば
、地の幅（すなわち、図形間のスペーシング）も同じ方
法で設計規則違反の検出が行えることば明らかである。

また、以上の説明では設計規則違反の検出手法を述べた
が、この設計規則違反検出手法を用いて違反箇所を検出
し、その結果をもとに設計規則に合うように修正を行う
ことができることは明らかである。

本発明は以上のようにビットマップ形式のデータを一方
向から１ラインづつアレイプロセッサに入力し、入力に
同期して設計規則違反を検出し出力する手法と、アレイ
プロセッサが斜め方向のバタン幅計算でパタン上下辺中
の角点を認識し、下辺角点から上辺角点に向かって（ｘ
。

ｙ）の２つのラベル付けを行い、上辺角点についてラベ
ル（ｘｔｙ）と、別途与えられる基準値をもとに設計規
則違反であると判定する手法とが従来の技術と大きく異
なっている。

また、本発明では１ラインづつ入力して処理しているの
で、Ｘ方向のライン数については無制限である。なお、
アレイプロセッサのプロセシングエレメント数よりも大
きなＸ方向メツシュについては、分割処理できることは
当然である。

また、入力データの中に同一内容のラインが引き続く時
には、制御データにより入力するデータ量を削減できる
ことは言うまでもない。

また、隣接パタンの影響を考慮した設計規則によるパタ
ンデータの検査に関しては、縦方向および斜め方向の検
査は１ラインづつ逐次処理されるので、入力済みのデー
タを反映させた設計規則はいつの時点でも適用でき、未
入力データを反映した設計規則に基づ（検査は、未入力
データが入力し終えた時点で可能になる。また、横方向
については、いつの時点でも入力済みデータを反映した
設計規則を適用できることは明らかである。

（発明の効果）以上説明したように、本発明によれば、１ラインづつ入
力して処理する、いわゆるパイプライン処理でマスクま
たは直接露光のパタンデータの設計規則違反の検出を行
い、パイプラインの各処理自体を１次元アレイプロセッ
サとして動作するプレイプロセッサで並列処理するよう
にしているため、膨大な量のデータを極めて高速に処理
できる効果がある。また、ビットマツプ形式のパタンデ
ータを用い、各ビット毎に１つのプロセシングエレメン
トを割り当てて処理することでパタンデータの特徴抽出
を行うことができ、その利用により横方向２ｗ！方向、
斜め方向のパタンの幅、斜め図形の幅等の設計規則違反
を極めて効率よく計算することができる効果がある。

【図面の簡単な説明】

第１図は本発明のパタンデータ検査装置の一実施例を示
す構成図、第２図は第１図におけるアレイプロセッサの
構成図、第３図は第２図におけるプロセシングエレメン
トの構成図、第４図は本発明による検査の処理の流れ図
、第５図は本発明による検査の処理の説明図、第６図は
本発明によるＸ方向パタン幅検査の説明図、第７図は斜
め方向パタン幅検査における処理の流れ図、第８図は斜
め方向パタン幅検査におけるタイプの分類の説明図、第
９図は斜め方向パタン幅検査におけるラベリングの説明
図、第１０図はくびれのある図形のくびれ部分の幅計算
の説明図、第１１図は平行な２つの斜辺（４５°）を有
する図形の斜辺間隔計算の説明図、第１２図は隣接パタ
ンの影響を考慮した設計規則によるパタン例を示す図、
第１３図は第１２図をビットマツプ表現した図、第１４
図はウィンドウプロセッサの構成図、第１５図はＦＡＳ
Ｔ　　ＭＡＳＫの構成図、第１６図はＯ８Ｌの構成図で
ある。１・・・・逐次計算機、２　・・・・バッファメモリ、
３　・・インタフェイス部、４・・　アレイプロセッサ
、５・・・・・制御部、６，７・・　データ線、８・・
・・・制卸信号線特許出願人　　日本電信電話株式会社代理人　弁理士　　高　　山　　敏　　夫ほか１名飄 ■　と　　趣　　廊　　艶　　（１）　　Ｍ糎

Claims

【特許請求の範囲】

ＬＳＩ等のマスクまたは直接露光のパタンデータの設計
規則違反を検査する装置において、逐次計算機より入力
したビットマップ形式のパタンデータを蓄積するバッフ
ァメモリと、論理演算・加減算・乗算等の演算を行い得
るプロセシングエレメントを複数個相互接続した構成を
もちモード設定で１次元配列となり得るアレイプロセッ
サと、前記アレイプロセッサと前記バッファメモリ間の
データ転送を制御する制御部とを有し、前記アレイプロ
セッサに前記パタンデータの１ラインまたはその一部分
のビットマップ形式のデータを入力した後、前記アレイ
プロセッサを１次元アレイプロセッサとして動作させ、
各プロセシングエレメントまたは隣接するプロセシング
エレメントの保持するビットマップ形式のデータ群から
検査項目に対応したビットマップ形式のデータを生成し
、生成したビットマップ形式のデータに含まれる図形の
幅および図形間の間隔を、入力ラインに平行な方向につ
いては隣接するプロセシングエレメントの接続を利用し
たデータ転送とプロセシングエレメントの演算機能を用
いて計算することにより求め、入力ラインに垂直な方向
については各プロセシングエレメントの保持する以前に
生成したビットマップ形式のデータをも用いて計算する
ことにより求め、入力ラインと斜めな方向については各
プロセシングエレメントが図形の左下角点、右下角点、
左上角点、右上角点、それ以外であることを各プロセシ
ングエレメントおよび隣接するプロセシングエレメント
の生成したビットマップデータより認識した後に左下角
点および右下角点より横方向および縦方向に別々にラベ
ル付けを行い各プロセシングエレメントでラベルの２乗
和を計算することにより求め、これらを並列処理するこ
とを特徴としたパタンデータ検査装置。