JPS59103152A - マイクロプロセツサ制御回路 - Google Patents
マイクロプロセツサ制御回路Info
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- JPS59103152A JPS59103152A JP57213076A JP21307682A JPS59103152A JP S59103152 A JPS59103152 A JP S59103152A JP 57213076 A JP57213076 A JP 57213076A JP 21307682 A JP21307682 A JP 21307682A JP S59103152 A JPS59103152 A JP S59103152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高集積化に適したマイクロプロセッサの制御回
路に関する。
路に関する。
従来例の構成とその問題点
近年の半導体集積回路技術の向上に伴って高性まずマイ
クロプロセッサの基本動作を最も一般的な構造（第１図
）を用いて説明する。第１図（ａ）において、（１）は
マイクロプロセッサ全体の動作を制御する制御回路、（
２）はレジスタファイル％（３）ｉｄ 算術論理演算処
理を行なうＡＬＵ 、 （４） （５）はＡＬＵ （３
）の入力となるデータをデータバスから取込み一時記憶
するラッチ、（６）はＡＬＵ （３）の演算結果の状態
フラグ（タトエばキャリー、オーバフロー、サイ：／’
Ｉど）を記憶するフラグレジスタである。
クロプロセッサの基本動作を最も一般的な構造（第１図
）を用いて説明する。第１図（ａ）において、（１）は
マイクロプロセッサ全体の動作を制御する制御回路、（
２）はレジスタファイル％（３）ｉｄ 算術論理演算処
理を行なうＡＬＵ 、 （４） （５）はＡＬＵ （３
）の入力となるデータをデータバスから取込み一時記憶
するラッチ、（６）はＡＬＵ （３）の演算結果の状態
フラグ（タトエばキャリー、オーバフロー、サイ：／’
Ｉど）を記憶するフラグレジスタである。
ここでは最も基本的なレジスタ間演算を例にとって説明
する。たとえば ＡＤＤ ＲＯ，Ｒ１ に相当する機械語コードが制御回路（１）に印加される
と、制御回路（１）はレジスタファイＩＶ （２）に対
してＲＯ，Ｒ１に相当するレジスタアドレス情報をＲＥ
ＧＡｉ号線を通じて出力する。また制御回路（１）はＡ
ＬＵ （３）に対してＡＤＤに相当するＡＬＵファンク
ション情報をＡＬＴＪＦ信号線を通して出力する。レジ
スタアドレス情報により選択されたレジスタファイ／ｌ
／ （２）に格納されていたデータはデータバスに出力
され、ＡＬＵ （ａ）の入力データ用ラッチ（４） （
５）に一時記憶される。ＡＬＵ （３）はラッチ（４）
（５）のデータをＡＬＵファンクションコードに従が
って演算し、演算結果を一方のパスのＡＢｕｓに出力し
、レジスタファイＡ／ （２）の一方を書換える。また
ＡＬＵ （３）は演算結果を出力すると同時にキャリー
、オーバクロー、サインなどの演算状態フラグ信号ＡＬ
ＵＳを作成しフラグレジスタ（６）に登録する。このフ
ラグは後に条件分岐力どの命令によって参照される。
する。たとえば ＡＤＤ ＲＯ，Ｒ１ に相当する機械語コードが制御回路（１）に印加される
と、制御回路（１）はレジスタファイＩＶ （２）に対
してＲＯ，Ｒ１に相当するレジスタアドレス情報をＲＥ
ＧＡｉ号線を通じて出力する。また制御回路（１）はＡ
ＬＵ （３）に対してＡＤＤに相当するＡＬＵファンク
ション情報をＡＬＴＪＦ信号線を通して出力する。レジ
スタアドレス情報により選択されたレジスタファイ／ｌ
／ （２）に格納されていたデータはデータバスに出力
され、ＡＬＵ （ａ）の入力データ用ラッチ（４） （
５）に一時記憶される。ＡＬＵ （３）はラッチ（４）
（５）のデータをＡＬＵファンクションコードに従が
って演算し、演算結果を一方のパスのＡＢｕｓに出力し
、レジスタファイＡ／ （２）の一方を書換える。また
ＡＬＵ （３）は演算結果を出力すると同時にキャリー
、オーバクロー、サインなどの演算状態フラグ信号ＡＬ
ＵＳを作成しフラグレジスタ（６）に登録する。このフ
ラグは後に条件分岐力どの命令によって参照される。
以上の動作をタイミング図に表わしたのが第１図（ｂ）
である。レジスタファイル（２）の読出しはタイミング
Ｔ１、ＡＬＵ入カデカデータ用ラッチ） （５）へのデ
ータ伝送はタイミングＴ、、ＡＬＵの演算はタイミング
Ｔ！〜Ｔ３．？１ｊｉ（算結果のレジスタファイ／Ｌ／
（２）への転送、吉込みをタイミング−で行なってい
る。
である。レジスタファイル（２）の読出しはタイミング
Ｔ１、ＡＬＵ入カデカデータ用ラッチ） （５）へのデ
ータ伝送はタイミングＴ、、ＡＬＵの演算はタイミング
Ｔ！〜Ｔ３．？１ｊｉ（算結果のレジスタファイ／Ｌ／
（２）への転送、吉込みをタイミング−で行なってい
る。
従来よりこのようなマイクロプロセッサを設計する場合
、主に消費電力を少なくするという観点から能動素子（
トランジスタ）数の最小化に注意が払われてきたため、
配線に関して軽視される嫌いがあった。しかし高集積化
が飛開的に向上するに従がい、内蔵トランジスタ数の増
大が可能になった反面、配線面積が全チップ面積に占め
る割合が増大してきたこと、さらに配線部に存在する寄
生容積によるドライブトランジスタでの消費電力が無視
できなくなるなど配線に関する多くの問題が顕著になっ
てきた。上述の第１図に関する説明においても制御回路
（１）から出力される制御線ＲＥＧＡ。
、主に消費電力を少なくするという観点から能動素子（
トランジスタ）数の最小化に注意が払われてきたため、
配線に関して軽視される嫌いがあった。しかし高集積化
が飛開的に向上するに従がい、内蔵トランジスタ数の増
大が可能になった反面、配線面積が全チップ面積に占め
る割合が増大してきたこと、さらに配線部に存在する寄
生容積によるドライブトランジスタでの消費電力が無視
できなくなるなど配線に関する多くの問題が顕著になっ
てきた。上述の第１図に関する説明においても制御回路
（１）から出力される制御線ＲＥＧＡ。
ＡＬＵＦｔ−チップ内の離れた場所に存在するレジスタ
ファイ／ｌ／（２）％ＡＬＵ （３）に供給しなければ
ならないため、配線面積を大きくしてしまう原因となる
。
ファイ／ｌ／（２）％ＡＬＵ （３）に供給しなければ
ならないため、配線面積を大きくしてしまう原因となる
。
最近になって以上の欠点を除くために制御信号を時分割
で伝送する方式が提起された。第２図ω（ロ）をもとに
この方式について説明する。第３図において、（７）は
レジスタアドレス情報を一時記憶するためのラッチ、（
８）はＡＬＵファンクション情報ヲ一時記憶するための
ラッチである。制御回路（１）はタイミングＴ４．Ｔ１
ではレジスタアドレス情報、タイミングＴ、、Ｔ３では
ＡＬＵファンクシミン情報を時分割で制御パスに出力す
る。レジスタファイ／Ｌ／ （２）付近で制御バスをレ
ジスタアドレスラッチイネーブル信号ＲＡＬＥでラッチ
（７）に取込み、レジスタアドレス信号ＲＥＧＡとする
。またＡＬＵ （３）付近では制御パスをＡＬＵファン
クションラッチイネーブル信号ＡＦＬＥでラッチ（８）
に取込み、ＡＬＵファンクション信号ＡＬＵＦとする。
で伝送する方式が提起された。第２図ω（ロ）をもとに
この方式について説明する。第３図において、（７）は
レジスタアドレス情報を一時記憶するためのラッチ、（
８）はＡＬＵファンクション情報ヲ一時記憶するための
ラッチである。制御回路（１）はタイミングＴ４．Ｔ１
ではレジスタアドレス情報、タイミングＴ、、Ｔ３では
ＡＬＵファンクシミン情報を時分割で制御パスに出力す
る。レジスタファイ／Ｌ／ （２）付近で制御バスをレ
ジスタアドレスラッチイネーブル信号ＲＡＬＥでラッチ
（７）に取込み、レジスタアドレス信号ＲＥＧＡとする
。またＡＬＵ （３）付近では制御パスをＡＬＵファン
クションラッチイネーブル信号ＡＦＬＥでラッチ（８）
に取込み、ＡＬＵファンクション信号ＡＬＵＦとする。
後の動作は第１図と同様とする。
しかし本方式においても、 ＡＬＵの演算状態フラグ信
号ＡＬＵＳをラッチするフラグレジスタ（６）の情報を
制御回路（１）が参照するための状態フラグ信号線ＦＬ
Ｇは個別に必要となり、配線面積を減少させる障害とな
っている。
号ＡＬＵＳをラッチするフラグレジスタ（６）の情報を
制御回路（１）が参照するための状態フラグ信号線ＦＬ
Ｇは個別に必要となり、配線面積を減少させる障害とな
っている。
発明の目的
本発明は以上に説明したような配線を減少させる上での
障害を取シ除さ、配線数をさらに減少させ高集積化に適
応したマイクロプロセッサのアーキテクチャを提供する
ものである。
障害を取シ除さ、配線数をさらに減少させ高集積化に適
応したマイクロプロセッサのアーキテクチャを提供する
ものである。
発明の構成
上記目的を達成するため、本発明は、制御回路と各被制
御回路を結ぶ制御バスを双方向性にし、制御回路から被
制御回路に向けて制御情報を、゛また被制御回路から制
御回路に向けて状態情報を伝送するようにすることを要
旨とするもので、一時記憶したレジスタアドレス情報を
入力とし、これにより指定された２個のレジスタに記憶
されたデータを２つのデータバスにそれぞれ出力すると
同時にパリティエラーなどの読出し状態フラグを作成し
、さらに異なったタイミングでは一方のデータバス上の
信号をレジスタに取込む２ポートの読出し／書込み可能
レジスタファイμと、一時記憶したＡＬＵファンクショ
ン情報を制御入力とし、２つのデータバス上のデータに
一時記憶した２個のデータを前記制御入力に従って演算
し結果を再び一方のバスに出力すると同時に演算状態フ
ラグを作成するＡＬＵと、前記レジスタファイルに対し
ては第１のタイミングでレジスタアドレス情報が送信さ
れ、第３のタイミングで前記レジスタ読出し状態フラグ
信号を返送し、また前記ＡＬＵに対しては第２のタイミ
ングでＡＬＵファンクション情報が送信され、第４のタ
イミング演算状態フラグ情報が返送される制御／状態パ
スと、前記第１．第２のタイミングで前記制御／状態パ
スに１１１記レジスタアドレス情報とＡＬＵファンクシ
ョン情報をそれぞれ送信し、第３、第４のタイミングで
前記制御／状態バス上の前記レジスタ読出し状態フラグ
情報と演算状態フラグ情報を取込み、それぞれを一時記
憶するラッチを内蔵し、その内容により制御の流れを変
更する機能をもつ制御回路とを具備した購成にしたもの
である。
御回路を結ぶ制御バスを双方向性にし、制御回路から被
制御回路に向けて制御情報を、゛また被制御回路から制
御回路に向けて状態情報を伝送するようにすることを要
旨とするもので、一時記憶したレジスタアドレス情報を
入力とし、これにより指定された２個のレジスタに記憶
されたデータを２つのデータバスにそれぞれ出力すると
同時にパリティエラーなどの読出し状態フラグを作成し
、さらに異なったタイミングでは一方のデータバス上の
信号をレジスタに取込む２ポートの読出し／書込み可能
レジスタファイμと、一時記憶したＡＬＵファンクショ
ン情報を制御入力とし、２つのデータバス上のデータに
一時記憶した２個のデータを前記制御入力に従って演算
し結果を再び一方のバスに出力すると同時に演算状態フ
ラグを作成するＡＬＵと、前記レジスタファイルに対し
ては第１のタイミングでレジスタアドレス情報が送信さ
れ、第３のタイミングで前記レジスタ読出し状態フラグ
信号を返送し、また前記ＡＬＵに対しては第２のタイミ
ングでＡＬＵファンクション情報が送信され、第４のタ
イミング演算状態フラグ情報が返送される制御／状態パ
スと、前記第１．第２のタイミングで前記制御／状態パ
スに１１１記レジスタアドレス情報とＡＬＵファンクシ
ョン情報をそれぞれ送信し、第３、第４のタイミングで
前記制御／状態バス上の前記レジスタ読出し状態フラグ
情報と演算状態フラグ情報を取込み、それぞれを一時記
憶するラッチを内蔵し、その内容により制御の流れを変
更する機能をもつ制御回路とを具備した購成にしたもの
である。
実施例の説明
以上本発明の実施例を図面に基づいて説明すも第３図は
本発明の一実施例を示す構成図、第４図はこの実施例の
タイムチャートで、これらの図を用いて本実施例の動作
を説明する。
本発明の一実施例を示す構成図、第４図はこの実施例の
タイムチャートで、これらの図を用いて本実施例の動作
を説明する。
（９）はレジスタアドレス情報出力バッファ、 ＱＯは
ＡＬＵファンクション出力パツファ、（川はレジスタ読
出し状態フラグラッチ、αりは演算状態フラグラッチ、
Ｏｇｌはレジスタ読出し状態フラグ出力バッファ、θ４
１は演算状態フラグ出力バッファである。
ＡＬＵファンクション出力パツファ、（川はレジスタ読
出し状態フラグラッチ、αりは演算状態フラグラッチ、
Ｏｇｌはレジスタ読出し状態フラグ出力バッファ、θ４
１は演算状態フラグ出力バッファである。
制８ ／ 状態パスには、タイミングＴ１でレジスタア
ドレス出力制御線ＲＡＯによシバッファ（９）が開きレ
ジスタアドレス情報が、またタイミングＴ、でＡＬＵフ
ァンクション出力制御線ＡＦＯによりバッファθＱが開
きＡＬＵファンクション情報がそれぞれ出力される。こ
れらの信号をレジスタアドレス情報ラッチ（７）、ＡＬ
Ｕファンクションラッチ（８）に取込む動作は第２図と
同様である。レジスタファイ／ｌ’ （２）１４データ
をデータバスに出力すると同時にパリティエラーなどの
読出し状態フラグ信号ＲＥＧＳを作成する。このＲＥＧ
ＳはタイミングＴ３でレジスタ読出し状態フラグ出力制
御線Ｒ８Ｏによって開かれたバッファ卸を通して制御／
状態バスに出力される。この情報は−にジスタ読出し状
軸フラグヲッチイネーブ／ｌ／ 信号Ｒ５ＬＥによシレ
ジスタ読出し状態フラグラッチ（１１）に一時記憶され
、制御回路（１）により条件分岐などに利用される。Ａ
ＬＵ （３）は入力データを演算し演算結果を一方のパ
スのＡ Ｂｕｓに出方すると同時に演算状態フラグ信号
ＡＬＴＪＳを作成する。とのＡＬＵＳはタイミングＴ、
で演算状態フラグ出力制御線ＡＳＯによって開かれたバ
ッファθ４１を通して制御／状態パスに出力される。こ
の情報は演算状態フラグラッチイネ−プル信号ＡＳＬＥ
にょ９演算状嘘フラグラツチ（１２１に一時記憶され、
制御回路（１）により条件分岐などに利用される。
ドレス出力制御線ＲＡＯによシバッファ（９）が開きレ
ジスタアドレス情報が、またタイミングＴ、でＡＬＵフ
ァンクション出力制御線ＡＦＯによりバッファθＱが開
きＡＬＵファンクション情報がそれぞれ出力される。こ
れらの信号をレジスタアドレス情報ラッチ（７）、ＡＬ
Ｕファンクションラッチ（８）に取込む動作は第２図と
同様である。レジスタファイ／ｌ’ （２）１４データ
をデータバスに出力すると同時にパリティエラーなどの
読出し状態フラグ信号ＲＥＧＳを作成する。このＲＥＧ
ＳはタイミングＴ３でレジスタ読出し状態フラグ出力制
御線Ｒ８Ｏによって開かれたバッファ卸を通して制御／
状態バスに出力される。この情報は−にジスタ読出し状
軸フラグヲッチイネーブ／ｌ／ 信号Ｒ５ＬＥによシレ
ジスタ読出し状態フラグラッチ（１１）に一時記憶され
、制御回路（１）により条件分岐などに利用される。Ａ
ＬＵ （３）は入力データを演算し演算結果を一方のパ
スのＡ Ｂｕｓに出方すると同時に演算状態フラグ信号
ＡＬＴＪＳを作成する。とのＡＬＵＳはタイミングＴ、
で演算状態フラグ出力制御線ＡＳＯによって開かれたバ
ッファθ４１を通して制御／状態パスに出力される。こ
の情報は演算状態フラグラッチイネ−プル信号ＡＳＬＥ
にょ９演算状嘘フラグラツチ（１２１に一時記憶され、
制御回路（１）により条件分岐などに利用される。
以上により、制御回路（１）と各被制御回路とを結ぶ制
御信号線、状態信号線の本数を大幅に減少することがで
きる。
御信号線、状態信号線の本数を大幅に減少することがで
きる。
発明の効果
以上本発明によれば１次のような効果がもたらされる。
（１）制御回路と被制御回路を双方向性の制御／状態パ
スで接続することにより配線数を大幅に減少させること
ができ、集積度を大きく向上させることが可能となる。
スで接続することにより配線数を大幅に減少させること
ができ、集積度を大きく向上させることが可能となる。
また配線数を少なくすることによタドライブトランジス
タで消費する電力も減少させることができる。
タで消費する電力も減少させることができる。
（１１）制御信号とその結果である状態情報を制御回路
ブロック内に置くことにより条件分岐などの動作が高速
化される。
ブロック内に置くことにより条件分岐などの動作が高速
化される。
０１１）すべての被制御回路に動作後の状態情報を作成
し制御回路に返送することによシ各種制御回路も画一的
な思想で設計することができ全体のアーキテクチャ−が
簡緊化するという利点をもつ
し制御回路に返送することによシ各種制御回路も画一的
な思想で設計することができ全体のアーキテクチャ−が
簡緊化するという利点をもつ
第１図（ａ）（ｈｌはマイクロプロセッサの基本構造を
説明する構成図およびタイミング図、第２図は少しの改
善が行なわれた従来例を説明する構成図およびそのタイ
ミング図、第３図は本発明のマイクロプロセッサ基本構
造の一実施例を説明する構成図、第４図は第３図の実施
例の動作を説明するタイミング図である。 （１）・・・制御回路、（２）・・・レジスタファイル
、（３）・・・算術論理演算回路（ＡＬＵ） 、 （４
） （５）・・・ＡＬＵ入カデカデータラッチ（６）・
・・フラグレジスタ％（７）・−・レジスタアドレス情
報ラッチ、（８）・・・ＡＬＵファンクションラッチ、
（９）・−・レジスタアドレス情報出力バッファ％Ｑ１
・・・ＡＬＵファンクション出力バツファ、（川・・−
レジスタ読出し状態フラグラッチ、 Ｑ２１・・・演算
状態フラグラッチ、０Ｊ・・・レジスタ読出し状態フラ
グ出力バッファ、θ荀・−・演算状態フラグ出力パツフ
ァ代理人 森 本 義 弘 第１図 Ｃａ） （ｂ） ’ Ｔｔ ’ Ｔｚ Ｔ３ ’ Ｔａ ’ＡＬＬＩ儂
葺 Ｌジスリへみ 第２図 （ａ） ｒｂ）
説明する構成図およびタイミング図、第２図は少しの改
善が行なわれた従来例を説明する構成図およびそのタイ
ミング図、第３図は本発明のマイクロプロセッサ基本構
造の一実施例を説明する構成図、第４図は第３図の実施
例の動作を説明するタイミング図である。 （１）・・・制御回路、（２）・・・レジスタファイル
、（３）・・・算術論理演算回路（ＡＬＵ） 、 （４
） （５）・・・ＡＬＵ入カデカデータラッチ（６）・
・・フラグレジスタ％（７）・−・レジスタアドレス情
報ラッチ、（８）・・・ＡＬＵファンクションラッチ、
（９）・−・レジスタアドレス情報出力バッファ％Ｑ１
・・・ＡＬＵファンクション出力バツファ、（川・・−
レジスタ読出し状態フラグラッチ、 Ｑ２１・・・演算
状態フラグラッチ、０Ｊ・・・レジスタ読出し状態フラ
グ出力バッファ、θ荀・−・演算状態フラグ出力パツフ
ァ代理人 森 本 義 弘 第１図 Ｃａ） （ｂ） ’ Ｔｔ ’ Ｔｚ Ｔ３ ’ Ｔａ ’ＡＬＬＩ儂
葺 Ｌジスリへみ 第２図 （ａ） ｒｂ）
Claims (1)
- １一時記憶したレジスタアドレス情報を入力とし、これ
によＱ指定された２個のレジスタに記憶されたデータを
２つのデータバスにそれぞれ出力すると同時にパリティ
エラーなどの研、出し状態フラグを作成し、さらに異な
ったタイミングでは一方のデータバス上の信号をレジス
タに取込む２ポートの読出し／書込み可能レジスタファ
イルと、一時記憶したＡＬＵファンクション情報を制御
入力とし、２０つデータバス上のデータを一時記憶した
２個のデータを前記制御入力に従って演算し、結果を再
び一方のバスに出力すると同時に演算状態フラグを作成
する算術論理演算回路（ＡＬＵ）と、前記レジスタファ
イμに対しては第１のタイミングでレジスタアドレス情
報が送信され、第３のタイミングでｎｊＪ記前記算術論
理演算回路に対しては第２のタイミングでＡＬＵファン
クション情報が送信され、＠４のタイミングで演算状暢
フラグ情報が返送される制御／状態バスと、前記第１．
第２のタイミングで前記制御／状態バスに前記レジスタ
アドレス情報とＡＬＵファンクション情報をそれぞれ送
信し、第３、第４のタイミングで前記制御／状態パス上
の前記レジスタ読出し状態フラグ情報と演算状態フラグ
情報を取込み、それぞれを一時記憶するラッチを内蔵し
、その内容により制御の流れを変更する機能をもつ制御
回路とを有することを特徴とするマイクロプロセッサ制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213076A JPS59103152A (ja) | 1982-12-03 | 1982-12-03 | マイクロプロセツサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213076A JPS59103152A (ja) | 1982-12-03 | 1982-12-03 | マイクロプロセツサ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103152A true JPS59103152A (ja) | 1984-06-14 |
| JPH034935B2 JPH034935B2 (ja) | 1991-01-24 |
Family
ID=16633141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213076A Granted JPS59103152A (ja) | 1982-12-03 | 1982-12-03 | マイクロプロセツサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
-
1982
- 1982-12-03 JP JP57213076A patent/JPS59103152A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034935B2 (ja) | 1991-01-24 |
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