JPS63196969A - タイミング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２つの論理回路間の信号伝達に適当なタイミン
グを与えるためのタイミング回路に関する。

（従来の技術） 第３図はこの種のタイミング回路の従来例の回路図、第
４図は第３図の回路のタイミング図である。

時刻１．に論理回路１が論理レベル“０”の処理要求信
号ＳＩを出力すると、論理回路２は信号ｓＩを入力して
論理処理を行なう。これと同時に信号ｓＩは、インバー
タ３と抵抗５とコンデンサ７からなる遅延回路１５に入
力される。そして遅延回路１５の時定数で決まる時間Ｔ
、たけ遅れた時刻ｔ？にコンデンサ７の上側３の論理レ
ベルｓ４が“ｌ”となる。この論理レベル“１”の信号
ｓ４とインバータ１０により処理要求４８号ＳＩの論理
レベルが反転されて論理“１″となった信号とがナント
ゲート９に入力され、時刻ｔ２にナントゲート９が論理
レベル“０”の処理終了信号Ｓ５を論理回路１に出力す
る。時刻ｔ２に処理終了信号Ｓ、を入力した論理回路ｌ
は時刻ｔ３に処理要求信号Ｓ１を解除して、処理要求信
号ＳＬの論理レベルが“１”となる。これで１つの処理
サイクルが終了する。

次に、時刻ｔ３に処理サイクルが終了してから遅延回路
１５の出力論理レベルＳ４が“０”になるまでにはコン
デンサ７と抵抗５の時定数で決まる時間Ｔ１が必要であ
る。この時間Ｔ、が経過する時刻ｔも以前の時刻ｔ５に
、次の処理サイクルの処理要求信号Ｓ、の論理レベル“
０”が論理回路１から出力されたとする。この場合、時
刻ｔ３に前回の処理サイクルを終了し遅延回路１５のコ
ンデンサ７が放電されて論理レベルＳ、が“０”となる
時刻ｔも以前の時刻ｔ５に、ナントゲート９には、イン
バータｌＯにより処理要求信号ＳＩの論理レベルが反転
して論理レベル“１”となった信号とレベルが“１′″
の遅延回路１５の出力論理レベルＳ４が入力される。そ
の結果、次の処理サイクルが始まった時刻ｔ５から時間
Ｔ、が経過してこの処理サイクルが終了する時刻ｔ７を
待たずに時刻ｔ５に、時刻ｔ５から始まる処理サイクル
の処理終了信号Ｓ５が論理回路１に入力されてしまう。

そこで、上述の第３図の回路に少し改良が加えられたの
が第５図のタイミング回路である。このタイミング回路
は、抵抗５と並列にダイオード１２および抵抗１１を接
続してコンデンサフの一端１４の論理レベルが“０”と
なる時期が早められているが、ダイオード１２の順電圧
および突入電流制限抵抗１１の作用によってコンデンサ
７の一端１４の論理レベルが“θ″となる速さが制限さ
れるので、第３図の回路と同様にあまり短い時間間隔で
連続した処理サイクルを行なえない。

（発明が解決しようとする問題点〕 上述した従来のタイミング回路は、論理回路が処理要求
信号を出力してからこの信号を解除するまでの処理サイ
クルを短い時間間隔で連続して実行できないという欠点
がある。

（問題点を解決するための手段〕 本発明のタイミング回路は、処理要求信号を出力する論
理回路が処理要求信号を出力してからこの処理要求信号
を解除するまでの処理サイクルが終了した後、処理要求
信号を解除してから次に処理要求信号を出力するまでの
時間のうち最小の時間以下のあらかじめ設定された時間
経過時に、処理要求信号を受信する論理回路が処理要求
信号を受信してから論理処理を終了するまでの時間に合
わせて処理要求信号を遅延させる遅延回路の出力論理レ
ベルを前記処理終了信号が出力される直前の論理レベル
に復帰させる遅延制御回路を有する。

（作用） したがって、論理回路が処理要求信号を出力してから処
理要求信号を解除するまでの処理サイクルを短い時間間
隔で連続して実行することができる。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のタイミング回路の一実施例を示す回路
図、第２図は第１図の回路のタイミング図である。

遅延制御回路１７は、処理要求信号ＳＬを出力する論理
回路１が処理要求信号ＳＬを出力してから処理要求信号
Ｓ１を解除するまでの処理サイクルが終了した後、あら
かじめ設定された時間Ｔ２経過時に、処理要求信号Ｓ１
を受信する論理回路２が処理要求信号ＳＩを受信してか
ら論理処理を終了するまでの時間Ｔ、に合わせた時定数
を持った遅延回路１５の出力論理レベルＳ２を処理終了
信号Ｓ３が出力される直前の論理レベルに復帰させる回
路で、オーブンコレクタのインバータ４と抵抗値が抵抗
５の抵抗値より小さい抵抗６とからなり、インバータ３
と抵抗５とコンデンサ７とからなる遅延回路１５のイン
バータ３と抵抗５の直列回路に並列に接続されている。

なお、時間Ｔ２は処理要求信号ＳＬを解除してから次に
処理要求信号ＳＬを出力するまでの時間のうち最小の時
間以下にあらかじめ設定される。

処理終了信号出力回路１６はインバータ１０とナントゲ
ート９とからなる。

次に、本実施例のタイミング回路の動作について説明す
る。

まず、時刻ｔ、に論理回路１が論理レベル″０”の処理
要求信号ＳＩを出力すると、論理回路２は処理要求信号
Ｓ、を入力して論理処理を行なう。これと同時に処理要
求信号Ｓ、は、インバータ３と抵抗５とコンデンサ７か
らなる遅延回路１５に入力される。そして遅延回路１５
の時定数で決まる時間Ｔ、たけ遅れた時刻ｔ２に遅延回
路１５の出力論理レベル（コンデンサ７の上端８の論理
レベル）　Ｓ２が”１”となる。時刻ｔ２に、この論理
レベル“１”とインバータｌＯにより処理要求信号Ｓ、
の論理レベルが反転して論理レベル′１”となった信号
とがナントゲート９に入力され、ナントゲート９が論理
レベル“０”の処理終了信号Ｓ３を論理回路！に出力す
る。時刻ｔ２に処理終了信号Ｓ３を入力した論理回路１
は時刻ｔ３に処理要求信号Ｓ、を解除して、処理要求信
号Ｓ、の論理レベルが′１”となる。時刻ｔ３から時間
Ｔ２だけ経過した時刻ｔ４に、コンデンサ７の電荷は抵
抗６を通して放電され、遅延回路１５の出力論理レベル
Ｓ２が論理“０”に復帰する。

したがって、次の処理サイクルの処理要求信号Ｓｌが時
刻ｔ４以後の早い時刻ｔ５に現われたとき、時刻ｔ５か
ら時間Ｔ、を経過した時刻ｔ７に処理終了信号Ｓ３が論
理回路１に出力され、時刻ｔ５から始まる処理サイクル
は正常に行なわれる。

（発明の効果〕 以上説明したように本発明は、処理要求信号を出力した
論理回路が処理要求信号を解除してから次に処理要求信
号を出力するまでの時間のうち最小の時間以下のあらか
じめ設定された時間経過時に、遅延回路の論理レベルを
処理終了信号が出力される直前の論理レベルに復帰させ
る遅延制御回路を備えたことにより、論理回路が処理要
求信号を出力してから処理要求信号を解除するまでの処
理サイクルを短い時間間隔で連続して実行することがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明のタイミング回路の一実施例を示す回路
図、第２図は第１図の回路のタイミング図、第３図、第
５図は従来例のタイミング回路を示す回路図、第４図は
第３図の回路のタイミング図である。 １．２−・・論理回路、　　　３．１０−　インバータ
、４−・オープンコレクタ出力のインバータ、５．６−
・・抵抗、　　　　　７・−コンデンサ、９・・・ナン
トゲート、　　１５・−遅延回路、１６一−処理終了信
号出力回路、 ＋　７−・・遅延制御回路、 Ｓ、−・・処理要求信号、 Ｓ２・・・遅延回路１５の出力論理レベル、Ｓ３−・・
処理終了信号。

Claims (1)

1. 【特許請求の範囲】 第１の論理回路からの処理要求信号を第２の論理回路が
   受信してから論理処理を終了するまでの時間に合わせて
   処理要求信号を遅延させる遅延回路と、該遅延回路の出
   力信号と第１の論理回路から出力された処理要求信号と
   を入力して処理終了信号を出力する処理終了信号出力回
   路とを有するタイミング回路において、 第１の論理回路が処理要求信号を出力してから該処理要
   求信号を解除するまでの処理サイクルが終了した後、処
   理要求信号を解除してから次に処理要求信号を出力する
   までの時間のうち最小の時間以下のあらかじめ設定され
   た時間経過時に、前記遅延回路の出力論理レベルを前記
   処理終了信号が出力される直前の論理レベルに復帰させ
   る遅延制御回路を有することを特徴とするタイミング回
   路。