JPH044614B2 - - Google Patents
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- Publication number
- JPH044614B2 JPH044614B2 JP58191870A JP19187083A JPH044614B2 JP H044614 B2 JPH044614 B2 JP H044614B2 JP 58191870 A JP58191870 A JP 58191870A JP 19187083 A JP19187083 A JP 19187083A JP H044614 B2 JPH044614 B2 JP H044614B2
- Authority
- JP
- Japan
- Prior art keywords
- emulation
- emulator
- terminal
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピユータを用いたプロ
トタイプシステムを開発するためのエミユレータ
で用いる同期スタート回路に関する。
トタイプシステムを開発するためのエミユレータ
で用いる同期スタート回路に関する。
本発明は従来単独で使用していたエミユレータ
を、複数同時に使用することを可能とするもので
各々のエミユレータを一つのエミユレータに同期
して始動させることができるようにしたものであ
る。
を、複数同時に使用することを可能とするもので
各々のエミユレータを一つのエミユレータに同期
して始動させることができるようにしたものであ
る。
従来、エミユレータを複数台同時使用する形態
のシステムにおいて、各エミユレータが同期して
スタートするものはなかつた。
のシステムにおいて、各エミユレータが同期して
スタートするものはなかつた。
本発明は、複数台同時使用する形態のマルチエ
ミユレータシステムにおいて、各々のエミユレー
タを一つのエミユレータに同期させ全エミユレー
タを始動できるようにした同期スタート回路を提
供することを目的とする。
ミユレータシステムにおいて、各々のエミユレー
タを一つのエミユレータに同期させ全エミユレー
タを始動できるようにした同期スタート回路を提
供することを目的とする。
本発明は、複数のエミユレータを同時に使用す
るマルチエミユレータシステムのそれぞれのエミ
ユレータに設けられ、この複数のエミユレータを
同期してスタートさせる同期スタート回路におい
て、エミユレータでエミユレーシヨンを実行させ
る期間とそうでない期間とを識別するためのエミ
ユレーシヨン信号が入力されるエミユレーシヨン
信号入力端子と、他のエミユレータの同期スター
ト回路の同じ端子に接続される信号端子とを備
え、上記エミユレーシヨン信号を上記信号端子に
出力するオープンコレクタゲートと、上記信号端
子の状態がエミユレーシヨン状態を示す信号論理
のときに上記エミユレーシヨン信号入力端子のエ
ミユレーシヨン信号を通過させてこのエミユレー
タのマイクロコンピユータを動作させエミユレー
シヨンを実行させる論理ゲートとを備えたことを
特徴とする。
るマルチエミユレータシステムのそれぞれのエミ
ユレータに設けられ、この複数のエミユレータを
同期してスタートさせる同期スタート回路におい
て、エミユレータでエミユレーシヨンを実行させ
る期間とそうでない期間とを識別するためのエミ
ユレーシヨン信号が入力されるエミユレーシヨン
信号入力端子と、他のエミユレータの同期スター
ト回路の同じ端子に接続される信号端子とを備
え、上記エミユレーシヨン信号を上記信号端子に
出力するオープンコレクタゲートと、上記信号端
子の状態がエミユレーシヨン状態を示す信号論理
のときに上記エミユレーシヨン信号入力端子のエ
ミユレーシヨン信号を通過させてこのエミユレー
タのマイクロコンピユータを動作させエミユレー
シヨンを実行させる論理ゲートとを備えたことを
特徴とする。
エミユレーシヨンを実行させる期間とそうでな
い期間とを識別するためのエミユレーシヨン信号
をオープンコレクタゲートによつて他のエミユレ
ータの同期スタート回路に接続される端子に出力
する。
い期間とを識別するためのエミユレーシヨン信号
をオープンコレクタゲートによつて他のエミユレ
ータの同期スタート回路に接続される端子に出力
する。
この端子の論理は、他のエミユレータの状態に
よつて決まり、マルチエミユレータを構成する全
エミユレータがエミユレーシヨン状態の論理のと
き、このエミユレータのエミユレーシヨン信号を
通過させて、このエミユレータのマイクロコンピ
ユータを動作させてエミユレーシヨンを実行させ
る。
よつて決まり、マルチエミユレータを構成する全
エミユレータがエミユレーシヨン状態の論理のと
き、このエミユレータのエミユレーシヨン信号を
通過させて、このエミユレータのマイクロコンピ
ユータを動作させてエミユレーシヨンを実行させ
る。
このように、他のエミユレータのエミユレーシ
ヨン信号に同期し各エミユレータのエミユレーシ
ヨンの実行を始動させることができる。
ヨン信号に同期し各エミユレータのエミユレーシ
ヨンの実行を始動させることができる。
以下図面を参照して本発明の実施例を説明す
る。
る。
第１図は本発明一実施例のマルチエミユレータ
の同期スタート回路を示す回路図である。
の同期スタート回路を示す回路図である。
ａ端子は、このエミユレータのターゲツトシス
テムの持ち信号が入力される端子、ｂ端子は、エ
ミユレーシヨンを実行させる期間かそうでない期
間かを区別するためのエミユレーシヨン信号が入
力される端子、ｃ端子は他のエミユレータの同じ
端子に接続される端子で、エミユレーシヨン信号
を他のエミユレータに出力し、他のエミユレータ
からのエミユレーシヨン信号が入力される端子で
ある。ａ端子の入力はオア回路Ｇ１の一方に入力
される。このオア回路Ｇ１の出力はアンド回路Ｇ
２の一方に入力されて、アンド回路Ｇ２の出力は
ラインｌ１を介してこのエミユレータがエミユレ
ーシヨンを行うマイクロコンピユータ（以下エミ
ユレーシヨンCPUという）Ｍに入力される。こ
のエミユレーシヨンCPUMは動作待ち機能を有
するものである。また、エミユレーシヨン信号入
力は、NAND回路Ｇ５の一方の入力に導かれる。
他方エミユレーシヨン信号入力はオープンコレク
タゲートであるバツフア回路Ｇ３によりｃ端子に
結合される。ｃ端子の入力はインバータ回路Ｇ４
をNAND回路Ｇ５の他方の入力に導かれるとと
もに、オア回路Ｇ１の他方の入力に導かれる。
NAND回路Ｇ５の出力はアンド回路Ｇ２の他方
の入力に導かれる。
テムの持ち信号が入力される端子、ｂ端子は、エ
ミユレーシヨンを実行させる期間かそうでない期
間かを区別するためのエミユレーシヨン信号が入
力される端子、ｃ端子は他のエミユレータの同じ
端子に接続される端子で、エミユレーシヨン信号
を他のエミユレータに出力し、他のエミユレータ
からのエミユレーシヨン信号が入力される端子で
ある。ａ端子の入力はオア回路Ｇ１の一方に入力
される。このオア回路Ｇ１の出力はアンド回路Ｇ
２の一方に入力されて、アンド回路Ｇ２の出力は
ラインｌ１を介してこのエミユレータがエミユレ
ーシヨンを行うマイクロコンピユータ（以下エミ
ユレーシヨンCPUという）Ｍに入力される。こ
のエミユレーシヨンCPUMは動作待ち機能を有
するものである。また、エミユレーシヨン信号入
力は、NAND回路Ｇ５の一方の入力に導かれる。
他方エミユレーシヨン信号入力はオープンコレク
タゲートであるバツフア回路Ｇ３によりｃ端子に
結合される。ｃ端子の入力はインバータ回路Ｇ４
をNAND回路Ｇ５の他方の入力に導かれるとと
もに、オア回路Ｇ１の他方の入力に導かれる。
NAND回路Ｇ５の出力はアンド回路Ｇ２の他方
の入力に導かれる。
なおｃ端子には＋5Vの電源端子が接続された
プルアツプ抵抗である抵抗器Ｒを接続するスイツ
チSWが接続されている。このスイツチSWは、
マルチエミユレータを構成する中の一つのエミユ
レータのみをオンするためのものであり、この場
合にはｃ端子には他のエミユレータは接続されな
い。
プルアツプ抵抗である抵抗器Ｒを接続するスイツ
チSWが接続されている。このスイツチSWは、
マルチエミユレータを構成する中の一つのエミユ
レータのみをオンするためのものであり、この場
合にはｃ端子には他のエミユレータは接続されな
い。
次に本実施例回路の動作を第２図を参照しなが
ら説明する。
ら説明する。
マルチエミユレータを構成して使用するときに
はｃ端子に同様の同期スタート回路のｃ端子に接
続して用いる。マルチエミユレータを構成させず
にこの回路を有するエミユレータ単体でエミユレ
ーシヨンを行う場合は、ｃ端子を開放して使用す
る。
はｃ端子に同様の同期スタート回路のｃ端子に接
続して用いる。マルチエミユレータを構成させず
にこの回路を有するエミユレータ単体でエミユレ
ーシヨンを行う場合は、ｃ端子を開放して使用す
る。
この実施例は、オープンコレクタタイプの論理
回路であるバツフア回路Ｇ３によつてマルチエミ
ユレータを構成する他のエミユレータに、目的と
するプログラムをエミユレータにかけ実行させる
期間とそうでない期間とを区別する信号であるエ
ミユレーシヨン信号を出力できるとともに他のエ
ミユレータからのエミユレーシヨン信号を入力し
て、エミユレーシヨンを実行させる構成であり、
オープンコレクタゲートの論理ゲート回路を用い
ることによつて、エミユレーシヨン信号をワイヤ
ード接続できることに着目してなされている。
回路であるバツフア回路Ｇ３によつてマルチエミ
ユレータを構成する他のエミユレータに、目的と
するプログラムをエミユレータにかけ実行させる
期間とそうでない期間とを区別する信号であるエ
ミユレーシヨン信号を出力できるとともに他のエ
ミユレータからのエミユレーシヨン信号を入力し
て、エミユレーシヨンを実行させる構成であり、
オープンコレクタゲートの論理ゲート回路を用い
ることによつて、エミユレーシヨン信号をワイヤ
ード接続できることに着目してなされている。
エミユレータをマルチエミユレータに構成して
エミユレーシヨンを行う場合は、ｃ端子の論理は
マルチエミユレータを構成する他のエミユレータ
の状態によつて影響を受け、マルチエミユレータ
を構成する全エミユレータがエミユレーシヨン状
態のときは論理「１」、そうでない時、すなわち
マルチエミユレータを構成するエミユレータの中
の一つでもエミユレーシヨン状態でないものが存
在する時は論理「０」である。但しエミユレーシ
ヨン信号はアクテイブハイ（active high）で論
理「１」である。
エミユレーシヨンを行う場合は、ｃ端子の論理は
マルチエミユレータを構成する他のエミユレータ
の状態によつて影響を受け、マルチエミユレータ
を構成する全エミユレータがエミユレーシヨン状
態のときは論理「１」、そうでない時、すなわち
マルチエミユレータを構成するエミユレータの中
の一つでもエミユレーシヨン状態でないものが存
在する時は論理「０」である。但しエミユレーシ
ヨン信号はアクテイブハイ（active high）で論
理「１」である。
今、第１図の回路のａ，ｂ，ｃ端子に第２図の
ａ，ｂ，ｃ端子の信号を与えたとする。
ａ，ｂ，ｃ端子の信号を与えたとする。
ｂ端子が「０」から「１」になつた時、この回
路を有するエミユレータがエミユレーシヨン状態
に入るが、ｃ端子は他のエミユレータがまだエミ
ユレーシヨン状態に入つていないため（t1〜t2の
期間）、「０」である。したがつてNAND回路Ｇ
５の入力は共に「１」となり、出力は「０」であ
る。このNAND回路Ｇ５の出力信号は、アンド
回路Ｇ２を通してラインｌ１をアクテイブにしエ
ミユレーシヨンCPUMをアクテイブにして待ち
状態とする。但しエミユレーシヨンCPUMはア
クテイブロウである。そして、マルチエミユレー
タを構成している全エミユレータが全てエミユレ
ーシヨン状態となるt2の直前まで続き、t2になつ
た瞬間にｃ端子は「１」となり、インバータ回路
Ｇ４によつてNAND回路Ｇ５の入力の一方が
「０」となり、NAND回路Ｇ５の出力が「０」か
ら「１」に変わり、アンド回路Ｇ２を通してライ
ンｌ１を「１」にしてエミユレーシヨンCPUM
を待ち状態から解除しエミユレーシヨンを開始さ
せる。
路を有するエミユレータがエミユレーシヨン状態
に入るが、ｃ端子は他のエミユレータがまだエミ
ユレーシヨン状態に入つていないため（t1〜t2の
期間）、「０」である。したがつてNAND回路Ｇ
５の入力は共に「１」となり、出力は「０」であ
る。このNAND回路Ｇ５の出力信号は、アンド
回路Ｇ２を通してラインｌ１をアクテイブにしエ
ミユレーシヨンCPUMをアクテイブにして待ち
状態とする。但しエミユレーシヨンCPUMはア
クテイブロウである。そして、マルチエミユレー
タを構成している全エミユレータが全てエミユレ
ーシヨン状態となるt2の直前まで続き、t2になつ
た瞬間にｃ端子は「１」となり、インバータ回路
Ｇ４によつてNAND回路Ｇ５の入力の一方が
「０」となり、NAND回路Ｇ５の出力が「０」か
ら「１」に変わり、アンド回路Ｇ２を通してライ
ンｌ１を「１」にしてエミユレーシヨンCPUM
を待ち状態から解除しエミユレーシヨンを開始さ
せる。
t2を経過すると、ａ端子からの持ち信号がオア
回路Ｇ１によつて有効となり、アンド回路Ｇ２を
通してラインｌ１をアクテイブにし、エミユレー
シヨンCPUMへ持ち信号が入力され、適正なエ
ミユレーシヨンが行われる。
回路Ｇ１によつて有効となり、アンド回路Ｇ２を
通してラインｌ１をアクテイブにし、エミユレー
シヨンCPUMへ持ち信号が入力され、適正なエ
ミユレーシヨンが行われる。
マルチエミユレータに構成せずにこの回路を有
するエミユレータ単体でエミユレーシヨンを行う
場合は、ｃ端子を開放状態として用いるので、ｃ
端子の信号レベルはｂ端子のこのエミユレータ自
身のエミユレーシヨン信号に依存するので、
NAND回路Ｇ５の入力の一方は必ず論理「０」
となるので、NAND回路Ｇ５の出力は「１」と
なり、NAND回路Ｇ５の出力がラインｌ１をア
クテイブにすることはない。ラインｌ１をアクテ
イブにするのはａ端子からの信号によつてのみで
あり、しかもオア回路Ｇ１によつてエミユレーシ
ヨン信号期間に限つて有効とすることができる。
するエミユレータ単体でエミユレーシヨンを行う
場合は、ｃ端子を開放状態として用いるので、ｃ
端子の信号レベルはｂ端子のこのエミユレータ自
身のエミユレーシヨン信号に依存するので、
NAND回路Ｇ５の入力の一方は必ず論理「０」
となるので、NAND回路Ｇ５の出力は「１」と
なり、NAND回路Ｇ５の出力がラインｌ１をア
クテイブにすることはない。ラインｌ１をアクテ
イブにするのはａ端子からの信号によつてのみで
あり、しかもオア回路Ｇ１によつてエミユレーシ
ヨン信号期間に限つて有効とすることができる。
本発明は以上説明したように、エミユレーシヨ
ンCPUがその機能を遅らせることができるもの
であれば、マルチエミユレータの全エミユレータ
を同期して始動させることが簡単な回路構成によ
つて行うことができる。
ンCPUがその機能を遅らせることができるもの
であれば、マルチエミユレータの全エミユレータ
を同期して始動させることが簡単な回路構成によ
つて行うことができる。
第１図は本発明一実施例の同期スタート回路を
示す回路図。第２図は第１図に示す動作を説明す
るためのタイムチヤート。 Ｇ１……オア回路、Ｇ２……アンド回路、Ｇ３
……オープンコレクタタイプのバツフア回路、Ｇ
４……インバータ回路、Ｇ５……NAND回路、
Ｍ……動作を待たせる機能をもつたエミユレーシ
ヨンCPU、Ｒ……抵抗器、SW……スイツチ、ｌ
１……CPUを待たせる機能を制御する端子の入
力ラインおよびそのライン上の信号、ａ……ター
ゲツトシステムの待ち信号の入力端子およびその
信号、ｂ……エミユレーシヨン信号入力端子およ
びその信号、ｃ……エミユレーシヨン信号の他の
エミユレータへの出力と他のエミユレータからの
入力端子およびその信号。
示す回路図。第２図は第１図に示す動作を説明す
るためのタイムチヤート。 Ｇ１……オア回路、Ｇ２……アンド回路、Ｇ３
……オープンコレクタタイプのバツフア回路、Ｇ
４……インバータ回路、Ｇ５……NAND回路、
Ｍ……動作を待たせる機能をもつたエミユレーシ
ヨンCPU、Ｒ……抵抗器、SW……スイツチ、ｌ
１……CPUを待たせる機能を制御する端子の入
力ラインおよびそのライン上の信号、ａ……ター
ゲツトシステムの待ち信号の入力端子およびその
信号、ｂ……エミユレーシヨン信号入力端子およ
びその信号、ｃ……エミユレーシヨン信号の他の
エミユレータへの出力と他のエミユレータからの
入力端子およびその信号。
Claims (1)
- 【特許請求の範囲】 １ 複数のエミユレータを同時に使用するマルチ
エミユレータシステムのそれぞれのエミユレータ
に設けられ、 この複数のエミユレータを同期してスタートさ
せる同期スタート回路において、 エミユレータでエミユレーシヨンを実行させる
期間とそうでない期間とを識別するためのエミユ
レーシヨン信号が入力されるエミユレーシヨン信
号入力端子と、 他のエミユレータの同期スタート回路の同じ端
子に接続される信号端子と を備え、 上記エミユレーシヨン信号を上記信号端子に出
力するオープンコレクタゲートと、 上記信号端子の状態がエミユレーシヨン状態を
示す信号論理のときに上記エミユレーシヨン信号
入力端子のエミユレーシヨン信号を通過させてこ
のエミユレータのマイクロコンピユータを動作さ
せエミユレーシヨンを実行させる論理ゲートと を備えたことを特徴とする同期スタート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187083A JPS6083143A (ja) | 1983-10-14 | 1983-10-14 | 同期スタ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187083A JPS6083143A (ja) | 1983-10-14 | 1983-10-14 | 同期スタ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083143A JPS6083143A (ja) | 1985-05-11 |
| JPH044614B2 true JPH044614B2 (ja) | 1992-01-28 |
Family
ID=16281844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19187083A Granted JPS6083143A (ja) | 1983-10-14 | 1983-10-14 | 同期スタ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083143A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826057B2 (ja) * | 1980-04-23 | 1983-05-31 | 株式会社日立製作所 | 複合コンピュ−タシステム |
-
1983
- 1983-10-14 JP JP19187083A patent/JPS6083143A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083143A (ja) | 1985-05-11 |
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