JPS63197112A - デ−タ変換回路 - Google Patents
デ−タ変換回路Info
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- JPS63197112A JPS63197112A JP2923087A JP2923087A JPS63197112A JP S63197112 A JPS63197112 A JP S63197112A JP 2923087 A JP2923087 A JP 2923087A JP 2923087 A JP2923087 A JP 2923087A JP S63197112 A JPS63197112 A JP S63197112A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ産業上の利用分野
本発明はデータ変換回路に関し、例えばサンプリングレ
ートコンバータ回路等に適用して好適なものである。
ートコンバータ回路等に適用して好適なものである。
Ｂ発明の概要
本発明はデータ変換回路において、入力データを出力デ
ータに変換する変換テーブルを入力データの変化に応じ
て切り換えることにより、データ変換回路の入出力特性
にヒステリシス特性をもたせて、安定した出力データを
得るようにしたものである。
ータに変換する変換テーブルを入力データの変化に応じ
て切り換えることにより、データ変換回路の入出力特性
にヒステリシス特性をもたせて、安定した出力データを
得るようにしたものである。
Ｃ従来の技術
従来、サンプリングレートコンバータ回路においては、
データのサンプリング周波数に応じて、ディジタルフィ
ルタ回路の伝達特性を変化させるようになされている。
データのサンプリング周波数に応じて、ディジタルフィ
ルタ回路の伝達特性を変化させるようになされている。
すなわち第６図に示すように、１は全体としてサンプリ
ングレートコンバータ回路を示し、サンプリングデータ
ＳＤＩの同期信号でなるサンプリングパルス信号Ｓｌ（
周波数３０〜５０ （ｋＨｚ） ）を周波数検出回路２
に受ける。
ングレートコンバータ回路を示し、サンプリングデータ
ＳＤＩの同期信号でなるサンプリングパルス信号Ｓｌ（
周波数３０〜５０ （ｋＨｚ） ）を周波数検出回路２
に受ける。
周波数検出回路２は、クロック信号ＧＫのタイミングで
サンプリングパルス信号Ｓｌの周波数を検出し、当該検
出結果を例えば１５ビツトのパラメータデータでなる検
出データＳＤ２としてデータ変換回路３に出力する。
サンプリングパルス信号Ｓｌの周波数を検出し、当該検
出結果を例えば１５ビツトのパラメータデータでなる検
出データＳＤ２としてデータ変換回路３に出力する。
データ変換回路３は、第７図に示すように、クロック信
号ＣＫのタイミングで検出データＳＤ２を入力データと
して受け、当該検出データＳＤ２の値が所定の値Ｄ１、
Ｄ２及びＤ３を超えて変化すると、段階的に値ＤＤＩ、
ＤＤ２、ＤＤ３及びＤＤ４が変化する例えば３ビツトの
パラメータデータＳＤ３を出力データとして出力するこ
とにより、検出データＳＤ２を当該パラメータデータＳ
Ｄ３に変換する。
号ＣＫのタイミングで検出データＳＤ２を入力データと
して受け、当該検出データＳＤ２の値が所定の値Ｄ１、
Ｄ２及びＤ３を超えて変化すると、段階的に値ＤＤＩ、
ＤＤ２、ＤＤ３及びＤＤ４が変化する例えば３ビツトの
パラメータデータＳＤ３を出力データとして出力するこ
とにより、検出データＳＤ２を当該パラメータデータＳ
Ｄ３に変換する。
ディジタルフィルタ回路４は、パラメータデータＳＤ３
に応じて、ディジタルフィルタ回路４を構成するフリッ
プフロップ回路の動作を切り換えることにより、サンプ
リングパルス信号Ｓｌの周波数の変化に対して、段階的
にフィルタ特性を切り換える。
に応じて、ディジタルフィルタ回路４を構成するフリッ
プフロップ回路の動作を切り換えることにより、サンプ
リングパルス信号Ｓｌの周波数の変化に対して、段階的
にフィルタ特性を切り換える。
従ってディジタルフィルタ回路４を介して、サンプリン
グパルス信号Ｓ１の周波数に応じてフィルタリングされ
たサンプリングデータＳＤＯを得ることができる。
グパルス信号Ｓ１の周波数に応じてフィルタリングされ
たサンプリングデータＳＤＯを得ることができる。
Ｄ発明が解決しようとする問題点
ところが、この種のサンプリングレートコンバータ回路
においては、周波数検出回路２の検出誤差やサンプリン
グパルス信号３１の周波数の変動等によって検出データ
ＳＤ２の値が微小な範囲で変動する場合がある。
においては、周波数検出回路２の検出誤差やサンプリン
グパルス信号３１の周波数の変動等によって検出データ
ＳＤ２の値が微小な範囲で変動する場合がある。
このような検出データＳＤ２の変動がデータ変換回路３
の値Ｄ１、Ｄ２又はＤ３を中心に変動すると、当該検出
データＳＤ２の変動に伴ってパラメータデータＳＤ３の
値が変動し、安定したパラメータデータＳＤ３が得られ
ない問題があった。
の値Ｄ１、Ｄ２又はＤ３を中心に変動すると、当該検出
データＳＤ２の変動に伴ってパラメータデータＳＤ３の
値が変動し、安定したパラメータデータＳＤ３が得られ
ない問題があった。
その結果サンプリングレートコンバータ回路１において
は、ディジタルフィルタ回路４のフィルタ特性が頻繁に
切り換わり、ディジタルフィルタ回路４が安定に動作し
なくなると共に安定したサンプリングデータＳＤＯが得
られなくなる。
は、ディジタルフィルタ回路４のフィルタ特性が頻繁に
切り換わり、ディジタルフィルタ回路４が安定に動作し
なくなると共に安定したサンプリングデータＳＤＯが得
られなくなる。
本発明は以上の点を考慮してなされたもので、入力デー
タの値が微小な範囲で頻繁に変動しても、安定した出力
データを得ることができるデータ変換回路を提案しよう
とするものである。
タの値が微小な範囲で頻繁に変動しても、安定した出力
データを得ることができるデータ変換回路を提案しよう
とするものである。
Ｅ問題点を解決するための手段
かかる問題点を解決するため本発明においては、入力デ
ータＳＤ２を所定のクロック周期で出力データＳＤ５に
変換するようになされたデータ変換回路９において、出
力データＳＤ５と、出力データＳＤ５に対して所定のク
ロック周期だけ遅れて又は進んだタイミングで得られる
入力データＳＤ２もしくは出力データＳＤ５に対して所
定のクロック周期だけ遅れて又は進んだタイミングで得
られる出力データＳＤ５とを比較することにより、入力
データＳＤ２の変化を検出する比較回路１２を備え、比
較回路１２の検出結果ＳＣ２、ＳＣ３に基づいて、入力
データＳＤ２を出力データＳＤ５に変換する変換テーブ
ルを切り換えるようにする。
ータＳＤ２を所定のクロック周期で出力データＳＤ５に
変換するようになされたデータ変換回路９において、出
力データＳＤ５と、出力データＳＤ５に対して所定のク
ロック周期だけ遅れて又は進んだタイミングで得られる
入力データＳＤ２もしくは出力データＳＤ５に対して所
定のクロック周期だけ遅れて又は進んだタイミングで得
られる出力データＳＤ５とを比較することにより、入力
データＳＤ２の変化を検出する比較回路１２を備え、比
較回路１２の検出結果ＳＣ２、ＳＣ３に基づいて、入力
データＳＤ２を出力データＳＤ５に変換する変換テーブ
ルを切り換えるようにする。
Ｆ作用
入力データＳＤ２の変化に応じて入力データＳＤ２を出
力データＳＤ５に変換する変換テーブルを切り換えるこ
とにより、データ変換回路９の入出力特性にヒステリシ
ス特性をもたせることができる。
力データＳＤ５に変換する変換テーブルを切り換えるこ
とにより、データ変換回路９の入出力特性にヒステリシ
ス特性をもたせることができる。
かくするにつき、入力データＳＤ２の値が微小な範囲で
頻繁に変化しても安定した出力データＳＤ５を得ること
ができる。
頻繁に変化しても安定した出力データＳＤ５を得ること
ができる。
Ｇ実施例
以下図面について、本発明の一実施例を詳述する。
第６図との対応部分に同一符号を付して示す第１図にお
いて、９は全体としてデータ変換回路を示し、検出デー
タＳＤ２を変換テーブル回路１０に受ける。
いて、９は全体としてデータ変換回路を示し、検出デー
タＳＤ２を変換テーブル回路１０に受ける。
変換テーブル回路１０は、検出データＳＤ２の値をアド
レス値にして、検出データＳＤ２を３ビツトのパラメー
タデータＳＤ４に変換する第１及び第２の変換テーブル
を備えたリードオンリメモリ回路で構成され、テーブル
切換信号ＳＣＩに基づいて第１及び第２の変換テーブル
を切り換えるようになされている。
レス値にして、検出データＳＤ２を３ビツトのパラメー
タデータＳＤ４に変換する第１及び第２の変換テーブル
を備えたリードオンリメモリ回路で構成され、テーブル
切換信号ＳＣＩに基づいて第１及び第２の変換テーブル
を切り換えるようになされている。
第１及び第２の変換テーブルは、第２図及び第３図に示
すように、検出データＳＤ２の増加に伴って段階的にパ
ラメータデータＳＤ４の値が変化するようになされ、第
１の変換テーブルの変化の方が第２の変換テーブルの変
化よりも、検出データＳＤ２が１ビツト分だけ大きな値
になったとき変化するようになされている。
すように、検出データＳＤ２の増加に伴って段階的にパ
ラメータデータＳＤ４の値が変化するようになされ、第
１の変換テーブルの変化の方が第２の変換テーブルの変
化よりも、検出データＳＤ２が１ビツト分だけ大きな値
になったとき変化するようになされている。
従って変換テーブル回路１０を介して、第１又は第２の
変換テーブルに基づいて１５ビツトの検出データＳＤ２
の変化に応じて変化する３ビツトのパラメータデータＳ
Ｄ４をクロック信号ＣＫに同期したタイミングで得るこ
とができる。
変換テーブルに基づいて１５ビツトの検出データＳＤ２
の変化に応じて変化する３ビツトのパラメータデータＳ
Ｄ４をクロック信号ＣＫに同期したタイミングで得るこ
とができる。
フリップフロップ回路１１は、当該パラメータデータＳ
Ｄ４を受け、１クロック周期だけ遅延させたパラメータ
データＳＤ５を比較回路１２及びディジタルフィルタ回
路４に出力すると共に、フリップフロップ回路１３を介
してさらに１クロック周期だけ遅延させたパラメータデ
ータ５ＤＤ５を比較回路１２に出力する。
Ｄ４を受け、１クロック周期だけ遅延させたパラメータ
データＳＤ５を比較回路１２及びディジタルフィルタ回
路４に出力すると共に、フリップフロップ回路１３を介
してさらに１クロック周期だけ遅延させたパラメータデ
ータ５ＤＤ５を比較回路１２に出力する。
従って比較回路１２は、パラメータデータＳＤ５及びこ
れより１クロック周期前のパラメータデータ５ＤＤ５と
をクロック信号ＧＫのタイミングで比較することにより
、検出データＳＤ２が増加傾向か減少傾向かを判断する
ことができる。
れより１クロック周期前のパラメータデータ５ＤＤ５と
をクロック信号ＧＫのタイミングで比較することにより
、検出データＳＤ２が増加傾向か減少傾向かを判断する
ことができる。
すなわちパラメータデータＳＤ５の値が１クロック周期
前のパラメータデータ５ＤＤ５の値より大きい場合は、
検出データＳＤ２の値が第１の変換テーブルに対して値
Ｄｉ、Ｄ２又はＤ３の値をこえて増加し、もしくは第２
の変換テーブルに対して値Ｄ１＋１、Ｄ２＋１又はＤ３
＋１を超えて増加したことを意味し、逆にパラメータデ
ータＳＤ５の値がｌクロック周期前のパラメータデータ
５ＤＤ５の値より小さい場合は、検出データＳＤ２の値
が第１の変換テーブルに対して値ＤｉＤ２又はＤ３を越
えて減少し、もしくは第２の変換テーブルに対して値［
）ｌ＋１．Ｄ２＋１又はＤ３＋１を超えて減少したこと
を意味する。
前のパラメータデータ５ＤＤ５の値より大きい場合は、
検出データＳＤ２の値が第１の変換テーブルに対して値
Ｄｉ、Ｄ２又はＤ３の値をこえて増加し、もしくは第２
の変換テーブルに対して値Ｄ１＋１、Ｄ２＋１又はＤ３
＋１を超えて増加したことを意味し、逆にパラメータデ
ータＳＤ５の値がｌクロック周期前のパラメータデータ
５ＤＤ５の値より小さい場合は、検出データＳＤ２の値
が第１の変換テーブルに対して値ＤｉＤ２又はＤ３を越
えて減少し、もしくは第２の変換テーブルに対して値［
）ｌ＋１．Ｄ２＋１又はＤ３＋１を超えて減少したこと
を意味する。
これに対して、パラメータデータＳＤ５の値が１クロッ
ク周期前のパラメータデータ５ＤＤ５のイ直と等しい場
合は、検出データＳＤ２の値が第１の変換テーブルに対
して値Ｄ１から値Ｄ２又は値Ｄ２から値Ｄ３、もしくは
第２の変換テーブルに対して値ＤＩ＋１から値Ｄ２＋１
又は値Ｄ２＋１からＤ３＋１の間で変化していることを
意味する。
ク周期前のパラメータデータ５ＤＤ５のイ直と等しい場
合は、検出データＳＤ２の値が第１の変換テーブルに対
して値Ｄ１から値Ｄ２又は値Ｄ２から値Ｄ３、もしくは
第２の変換テーブルに対して値ＤＩ＋１から値Ｄ２＋１
又は値Ｄ２＋１からＤ３＋１の間で変化していることを
意味する。
比較回路１２は、パラメータデータＳＤ５の値がパラメ
ータデータ５ＤＤ５の値より大きいとき、検出信号ＳＣ
２及びＳＣ３のうち検出信号ＳＣ２の論理レベルを論理
ｒＨＪに立ち上げ、逆にパラメータデータＳＤ５がパラ
メータデータ５ＤＤ５の値より小さいとき、検出信号Ｓ
Ｃ２及びＳＣ３のうち検出信号ＳＣ３の論理レベルを論
理ｒＨＪに立ち上げる。
ータデータ５ＤＤ５の値より大きいとき、検出信号ＳＣ
２及びＳＣ３のうち検出信号ＳＣ２の論理レベルを論理
ｒＨＪに立ち上げ、逆にパラメータデータＳＤ５がパラ
メータデータ５ＤＤ５の値より小さいとき、検出信号Ｓ
Ｃ２及びＳＣ３のうち検出信号ＳＣ３の論理レベルを論
理ｒＨＪに立ち上げる。
これに対してパラメータデータＳＤ５の値及びパラメー
タデータ５ＤＤ５の値が等しいとき、検出信号ＳＣ２及
びＳＣ３の論理レベルを共に論理「Ｌ」に維持する。
タデータ５ＤＤ５の値が等しいとき、検出信号ＳＣ２及
びＳＣ３の論理レベルを共に論理「Ｌ」に維持する。
フリップフロップ回路１４は、検出信号ＳＣ２及びＳＣ
３とクロック信号ＣＫを受け、検出信号ＳＣ２の論理レ
ベルが論理ｒＨＪに立ち上がるとテーブル切換信号ＳＣ
Ｉを出力して、変換テーブル回路１０を第１の変換テー
ブルから第２の変換テーブルに切り換え、逆に検出信号
ＳＣ３の論理レベルが論理ｒＨＪに立ち上がると、変換
テーブル回路ｌＯを第２の変換テーブルに切り換える。
３とクロック信号ＣＫを受け、検出信号ＳＣ２の論理レ
ベルが論理ｒＨＪに立ち上がるとテーブル切換信号ＳＣ
Ｉを出力して、変換テーブル回路１０を第１の変換テー
ブルから第２の変換テーブルに切り換え、逆に検出信号
ＳＣ３の論理レベルが論理ｒＨＪに立ち上がると、変換
テーブル回路ｌＯを第２の変換テーブルに切り換える。
従って第４図に示すように、検出データＳＤ２の値が徐
々に増加した後、値Ｄ２及びこれより１ビツトだけ大き
い値Ｄ２＋１の間で変動する場合、パラメータデータＳ
Ｄ４の値が値ＤＤＩから値ＤＤ２に変化することにより
、先ず検出信号ＳＣ３の論理レベルが論理ｒＨＪに立ち
上がり、第１の変換テーブルが選択された後、検出デー
タＳＤ２の値が値Ｄ２になるとパラメータデータＳＤ４
の値が矢印ａで示すように値ＤＤ３に切り換わる。
々に増加した後、値Ｄ２及びこれより１ビツトだけ大き
い値Ｄ２＋１の間で変動する場合、パラメータデータＳ
Ｄ４の値が値ＤＤＩから値ＤＤ２に変化することにより
、先ず検出信号ＳＣ３の論理レベルが論理ｒＨＪに立ち
上がり、第１の変換テーブルが選択された後、検出デー
タＳＤ２の値が値Ｄ２になるとパラメータデータＳＤ４
の値が矢印ａで示すように値ＤＤ３に切り換わる。
その結果矢印すで示すように検出データＳＤ２が値Ｄ２
から値Ｄ２＋１の間で変動しても、値ＤＤ３に保持され
たパラメータデータＳＤ４を得ることができる。
から値Ｄ２＋１の間で変動しても、値ＤＤ３に保持され
たパラメータデータＳＤ４を得ることができる。
これに対して、検出データＳＤ２の変動範囲が値Ｄ２及
び値Ｄ２＋１の間からこれより１ビツトだけ少ない値Ｄ
２−１及び値Ｄ２の間に移ると、第５図において矢印Ｃ
で示すようにパラメータデータＳＤ４の値が値ＤＤ３か
ら値ＤＤ２に減少することにより、検出信号ＳＣ２の論
理レベルが論理ｒＨＪに立ち上がり、第２の変、換テー
ブルが選択される。その結果矢印ｄで示すように検出デ
ータＳＤ２の値が値Ｄ２−１から値Ｄ２の間で変動して
も、値ＤＤ２に維持されたパラメータデータＳＤ４を得
ることができる。
び値Ｄ２＋１の間からこれより１ビツトだけ少ない値Ｄ
２−１及び値Ｄ２の間に移ると、第５図において矢印Ｃ
で示すようにパラメータデータＳＤ４の値が値ＤＤ３か
ら値ＤＤ２に減少することにより、検出信号ＳＣ２の論
理レベルが論理ｒＨＪに立ち上がり、第２の変、換テー
ブルが選択される。その結果矢印ｄで示すように検出デ
ータＳＤ２の値が値Ｄ２−１から値Ｄ２の間で変動して
も、値ＤＤ２に維持されたパラメータデータＳＤ４を得
ることができる。
さらに続いて、検出データＳＤ２の変動範囲が値Ｄ２か
ら値Ｄ２＋１の間に移ると、矢印ｅで示すようにパラメ
ータデータＳＤ４の値が値ＤＤ２から値ＤＤ３に増加す
ることから再び第１の変換テーブルが選択される。
ら値Ｄ２＋１の間に移ると、矢印ｅで示すようにパラメ
ータデータＳＤ４の値が値ＤＤ２から値ＤＤ３に増加す
ることから再び第１の変換テーブルが選択される。
かくするにつき、検出データＳＤ２が値Ｄ２を中心とし
て変動するとき、フリップフロップ回路１１を介して矢
印Ｃ及びｅで示すように検出データＳＤ２の各値Ｄ１、
Ｄ２及びＤ３を中心として上下に１ビツトずつのヒステ
リシス特性で変化するパラメータデータＳＤ４を得るこ
とができ、データ変換回路９全体の入出力特性にヒステ
リシス特性をもたせることができる。
て変動するとき、フリップフロップ回路１１を介して矢
印Ｃ及びｅで示すように検出データＳＤ２の各値Ｄ１、
Ｄ２及びＤ３を中心として上下に１ビツトずつのヒステ
リシス特性で変化するパラメータデータＳＤ４を得るこ
とができ、データ変換回路９全体の入出力特性にヒステ
リシス特性をもたせることができる。
従って検出回路の検出誤差やサンプリングパルス信号Ｓ
１の周波数の変動等によって、検出データＳＤ２の値が
微小な範囲で頻繁に変動するような場合でも、安定した
パラメータデータＳＤ４を得ることができ、その結果デ
ィジタルフィルタ回路４を頻繁に切換制御することなく
安定なサンプリングデータＳＤＯを得ることができる。
１の周波数の変動等によって、検出データＳＤ２の値が
微小な範囲で頻繁に変動するような場合でも、安定した
パラメータデータＳＤ４を得ることができ、その結果デ
ィジタルフィルタ回路４を頻繁に切換制御することなく
安定なサンプリングデータＳＤＯを得ることができる。
以上の構成によれば、変換テーブル回路の変換テーブル
を切り換えてデータ変換回路の入出力持性にヒステリシ
ス特性をもたせることにより、検出データの値が微小な
範囲で頻繁に変動しても、安定したパラメータデータＳ
Ｄ４を得ることができ、ディジタルフィルタ回路４を頻
繁に切換制御することなく、安定したサンプリングデー
タＳＤＯを得ることができる。
を切り換えてデータ変換回路の入出力持性にヒステリシ
ス特性をもたせることにより、検出データの値が微小な
範囲で頻繁に変動しても、安定したパラメータデータＳ
Ｄ４を得ることができ、ディジタルフィルタ回路４を頻
繁に切換制御することなく、安定したサンプリングデー
タＳＤＯを得ることができる。
かくするにつき、周波数検出回路２の検出誤差やサンプ
リングパルス信号Ｓ１の周波数の変動等によって検出デ
ータが変動した場合でも、安定したサップリングデータ
ＳＤＯを得ることができる。
リングパルス信号Ｓ１の周波数の変動等によって検出デ
ータが変動した場合でも、安定したサップリングデータ
ＳＤＯを得ることができる。
なお上記の実施例においては、１５ビツトの検出データ
を３ビツトのパラメータデータに変換する場合について
述べたが、変換する前後の入出力データのビット数はこ
れに限らず例えば変換する前後のビット数が等しい場合
にも適用することができる。
を３ビツトのパラメータデータに変換する場合について
述べたが、変換する前後の入出力データのビット数はこ
れに限らず例えば変換する前後のビット数が等しい場合
にも適用することができる。
さらに上述の実施例においては変換後のデータを比較し
、その比較結果に基づいて変換テーブルを切り換えるよ
うにした場合について述べたが、変換前後のビット数が
等しい場合は、変換前及び変換後の入出力データを比較
して、その比較結果に基づいて変換テーブルを切り換え
るようにしても良い。
、その比較結果に基づいて変換テーブルを切り換えるよ
うにした場合について述べたが、変換前後のビット数が
等しい場合は、変換前及び変換後の入出力データを比較
して、その比較結果に基づいて変換テーブルを切り換え
るようにしても良い。
また上述の実施例においては、検出データに対してパラ
メータデータの変化が１ビツトだけずれて変化するよう
になされた第１及び第２の変換テーブルを用いた場合に
ついて述べたが、用意する変換テーブルはこれに限らず
、例えば２ビツトだけずれて変化するようになされた変
換テーブルを用意して、これを切り換えるようにしても
良い。
メータデータの変化が１ビツトだけずれて変化するよう
になされた第１及び第２の変換テーブルを用いた場合に
ついて述べたが、用意する変換テーブルはこれに限らず
、例えば２ビツトだけずれて変化するようになされた変
換テーブルを用意して、これを切り換えるようにしても
良い。
また用意する変換テーブルは１組だけに限らず、例えば
１ビツトずつずれて変化するようになされた１Ｍｉの変
換テーブル及び２ビツトずつずれて変化するようになさ
れた１組の変換テーブルを用意して、検出データの変動
に応じて切り換える変換テーブルを選択するようにして
も良い。
１ビツトずつずれて変化するようになされた１Ｍｉの変
換テーブル及び２ビツトずつずれて変化するようになさ
れた１組の変換テーブルを用意して、検出データの変動
に応じて切り換える変換テーブルを選択するようにして
も良い。
さらに上述の実施例においては、本発明をサンプリング
レートコンバータ回路に適用した場合について述べたが
、本発明はこれに限らず、電圧、電流等をディジタル値
で検出し、その検出結果を他のデータに変換するような
データ変換回路に広く適用することができる。
レートコンバータ回路に適用した場合について述べたが
、本発明はこれに限らず、電圧、電流等をディジタル値
で検出し、その検出結果を他のデータに変換するような
データ変換回路に広く適用することができる。
Ｈ発明の効果
以上のように本発明によれば、データ変換に用いる変換
テーブルを切り換えることにより、入出力特性にヒステ
リシス特性を得ることができ、かくするにつきデータ変
換に要する入力データの値が変動しても、安定した出力
データを得ることができる。
テーブルを切り換えることにより、入出力特性にヒステ
リシス特性を得ることができ、かくするにつきデータ変
換に要する入力データの値が変動しても、安定した出力
データを得ることができる。
第１図は本発明によるサンプリングレートコンバータ回
路を示すブロック図、第２図及び第３図はその第１及び
第２の変換テーブルの人出力特性を示す特性曲線図、第
４図及び第５図はその動作の説明に供する特性曲線図、
第６図′は従来のサンプリングレートコンバータ回路を
示すブロック図、第７図はそのデータ変換回路の入出力
特性を示す特性曲線図である。 ２・・・・・・周波数検出回路、３．９・・・・・・デ
ータ変換回路、４・・・・・・ディジタルフィルタ回路
、１０・・・・・・変換テーブル回路、１１．１３．１
４・・・・・・フリップフロップ回路、１２・・・・・
・比較回路。
路を示すブロック図、第２図及び第３図はその第１及び
第２の変換テーブルの人出力特性を示す特性曲線図、第
４図及び第５図はその動作の説明に供する特性曲線図、
第６図′は従来のサンプリングレートコンバータ回路を
示すブロック図、第７図はそのデータ変換回路の入出力
特性を示す特性曲線図である。 ２・・・・・・周波数検出回路、３．９・・・・・・デ
ータ変換回路、４・・・・・・ディジタルフィルタ回路
、１０・・・・・・変換テーブル回路、１１．１３．１
４・・・・・・フリップフロップ回路、１２・・・・・
・比較回路。
Claims (1)
- 【特許請求の範囲】 入力データを所定のクロック周期で出力データに変換す
るようになされたデータ変換回路において、 上記出力データと、当該出力データに対して所定の上記
クロック周期だけ遅れて又は進んだタイミングで得られ
る入力データもしくは上記出力データに対して所定の上
記クロック周期だけ遅れて又は進んだタイミングで得ら
れる出力データとを比較することにより、上記入力デー
タの変化を検出する比較回路 を具え、上記比較回路の検出結果に基づいて、上記入力
データを上記出力データに変換する変換テーブルを切り
換えるようにしたことを特徴とするデータ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2923087A JPS63197112A (ja) | 1987-02-10 | 1987-02-10 | デ−タ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2923087A JPS63197112A (ja) | 1987-02-10 | 1987-02-10 | デ−タ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197112A true JPS63197112A (ja) | 1988-08-16 |
Family
ID=12270420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2923087A Pending JPS63197112A (ja) | 1987-02-10 | 1987-02-10 | デ−タ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197112A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281600U (ja) * | 1988-12-13 | 1990-06-22 | ||
| JPH0346699A (ja) * | 1989-07-14 | 1991-02-27 | Yamaha Corp | 波形信号変換装置 |
| JPH06188838A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | サンプリングレートコンバータ |
| JPH06260888A (ja) * | 1993-01-07 | 1994-09-16 | Nippon Precision Circuits Kk | サンプリングレートコンバータ |
-
1987
- 1987-02-10 JP JP2923087A patent/JPS63197112A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281600U (ja) * | 1988-12-13 | 1990-06-22 | ||
| JPH0346699A (ja) * | 1989-07-14 | 1991-02-27 | Yamaha Corp | 波形信号変換装置 |
| JPH06188838A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | サンプリングレートコンバータ |
| JPH06260888A (ja) * | 1993-01-07 | 1994-09-16 | Nippon Precision Circuits Kk | サンプリングレートコンバータ |
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