JPS63197227A

JPS63197227A - 加算器

Info

Publication number: JPS63197227A
Application number: JP62030326A
Authority: JP
Inventors: Takashi Taniguchi; 隆志谷口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-02-12
Filing date: 1987-02-12
Publication date: 1988-08-16
Also published as: JPH0528408B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、内部演算に符号付きディジット数表現を用い
た算術演算装置における加算器に関する。

従来の技術従来、冗長２進数（一種の符号付きディジット数）の加
算器については、昭和６１年度電子通信学会総合全国大
会論文誌第２−１８７頁に論じられている。また、内部
に冗長２進表現を用いた高速乗算器に関しては、アイイ
ーイーイー　トランザクシラン　オブ　コンピュータ（
ＩＥＫＫ　Ｔｒａｎｓ。

Ｃｏｍｐｕｔ、　）　、　Ｙｏｎ　、　Ｃ３４、＆、　
９　、　ｓｅｐｔｅｍｂｅｒ１９８５、第７８９頁から
第７９ｅ頁に論じられている。これらは、各桁を−１，
０，１の値をもつ２つの２値信号で表現し、組み合せ回
路により冗長２進数同士の加算を実現しており、桁数に
関係なく一定時間で加算を行なうことができる。

発明が解決しようとする問題点上記従来例では、ＩＣ０Ｌ論理素子の特徴をいかして、
信号の正および負の論理値を多用した加算器や、トラン
ス７アゲートを用いた選択回路等を用いた回路が揚案さ
れているが、いずれも素子数が多い。したがって、演算
の桁数が大きくなると素子数が膨大となり！８！化が難
しくなる。また、加算器の遅延段数が多い等の問題があ
る。

本発明の目的は、従来の欠点を解消し、簡単な構成で素
子数および遅延段数の少ない、ＬＩＩ化に適した加算器
を提供することである。

問題点を解決するだめの手段上記目的は、符号付きディジット数の加算において、第
１桁の被加数と加数から、それらの和が非負であるか、
どちらか一方が正であるかあるいはどちらも非負である
か等の組み合せ状態を表わす２値信号Ｐｉを出力する第
１の回路と、第１桁の桁上げＣｉと前記２値信号Ｐｉの
論理反転信号Ｐｉとの和で表わされる値をもつ２値信号
Ｂｉを出力する第２の回路と、第１桁の中間和Ｓｉ　と
、第１−１桁の組み合せ状態を表わす２値信号Ｐｌ　　
１との和Ｓｉ＋Ｐｉ−＋の値表わす符号付きディジット
信号Ｒｉを出力する第３の回路と、第ｉ−１桁の前記第
２の回路の出力の２値信号Ｂｉ−，と前記符号付きディ
ジット信号Ｒ１のみから、前記第１桁の中間和Ｓ、（ど
第ｉ−１桁の桁上げｃｌ−−１との和Ｓｉ＋ｃｌ、の値
を表わす符号付きディジット数を出力する第４の回路を
設けることにより達成される。

作用本発明は上記説明した構成により、加算器のその桁から
、１つ上位桁へ出力される信号、あるいは下位桁からそ
の桁に入力される信号が、２つの２値信号、すなわち、
被加数および加数の組み合せを表わす２値信号およびそ
の桁からの桁上げの情報を含む２値信号のみでよい。ま
た、中間桁上げの情報を含む信号の組み合せの数は、実
際に生じる中間桁上げの値の数より少なくなり、中間和
の情報を含む信号は各桁の符号付きディジット数の値を
表わすに必要な信号線の数より少なくすることが可能で
ある。以上のことから加算器の回路構成を簡単にするこ
とかできる。

実施例以下、本発明の実施例を冗長２進数の加算器について説
明する。

冗長２進数表現を用いた加算において、桁上げが１桁し
か伝搬しない加算規則の一例を第１表に示す。

（以下余白）第１表において、ｉ桁目の被加数ｘｌ　、加数ｙ１゜１
つ下位の桁の被加数ｘ１１　、１つ下位の桁の加数ｙよ
−１．ｉ桁目の桁上げＣｉおよび中間和＄４は、冗長２
進数であり、それぞれ１．０あるいは−１の値をもつ。

また第１表において、１は−１を示す。

第１表かられかるように、被加数ｒｌ、加数ｙｉさらに
１つ下位の被加数ｘ１−４および１つ下位の加数ｙｌ　
、の値により、桁上げｃｌおよび中間和Ｓｉの値が異な
る。第１表の例では、１つ下位の桁の値の組み合せとし
て、ｘｌ−１＋、ｙｉ−１の値により、桁上げＣ１およ
び中間和Ｓｉの値を変えている。また、桁上げａｉおよ
び中間和Ｓｉは冗長２進数であるため、その値を表現す
るためには、それぞれ２つの２値変数が必要となる。そ
こで、加数と被加数の組み合せ状態、すなわち、ＪＣ１
＋ｆｆｌ〉２０であるか、あるいはｘｉ＋　Ｙｌ　（ｏ
　であるかの２値変数Ｐｌを導入し、例えばｘｉ＋　ｙ
ｌ、　〉Ｏのとき、Ｐｉ＝１とし、ｘｌ＋：ＪｌくＯの
ときＰｌ　＝Ｃとする。さらに、土桁目の被加数と加数
の組み合せ変数Ｐｉ　と、１−１桁目の組み合せ変数Ｐ
ｉ−ｔと、桁上げｃｌおよび中間和Ｓ工から、桁上げｃ
ｌ、の情報を含んだ変数Ｂｉおよび中間和＄４の情報を
含む変数Ｒ１を導入する。すなわち、Ｊ、およびＲｉをＢｉ＝Ｃ１，−１−Ｐｉ　　　　・・・・・・・・・・
・・（１）Ｒ１＝Ｓｉ＋Ｐｌ　、　　　・・・・・・・
・・・・・（２）の算術演算式で表わす。ここで、Ｐｉ
はＰｉの論理反転を示し、Ｐｉ＝１（７）ときＰｉ＝　
Ｏであり、ｐｌ−＝−ＱのときＰｉ＝１である。第１表
に、第１桁および第１−１桁の被加数および加数の組み
合せに対する変数Ｐｌ、Ｐニー＋＋ＢｉおよびＲｉを追
加して示す。第１表かられかるように、桁上げ情報を含
む変数８１および中間和情報を含む変数Ｒ４は、それぞ
れ０あるいは１の値しかとらない２値変数となる。

また、第１桁の最終的な和Ｚｌは、第１桁の中間和Ｓｉ
と１つ下位の桁、すなわちｉ−１桁からの桁上げＣ１−
１との和より求めることができ、（１）および（２）式
を用いることにより以下のようにして求めることかでき
る。

Ｚ工＝８１　＋　Ｇｉ。

”Ｒｉ−Ｐｉ−４＋　Ｂｉ−１−Ｐｉ−ｔ＝１１．　＋
　８４　、−１　　　　・・・・・・・・・（３）ここ
で、恒等式　ム＝１−ム　を用いて式変形を行なってい
る。したがって、第１桁の和Ｚｉば、２値信号Ｒｉおよ
びＢｉ−１より求めることができる。

次に、冗長２進数、被加数ｘｉ　＋加数ｙｌおよび和Ｚ
ｉを第２表に示すように２値変数への符号化を行なう。

第２表第２表において、例えば、工１ｓｉ１１．ｘ主の符号部
、工ｉａはｘｉの絶対値を表わす信号と考えることがで
きる。

第２表のように冗長２進数の符号化を行なうとすれば、
第１桁の被加数ｘｉと加数ｙｉの組み合せ変数Ｐｉ、桁
上げ情報を含む２値変数Ｂｉ　、中間和情報を含む２値
変数Ｒ４および、第１桁の最終和Ｚｉば、それぞれＢｉ　””ｉｓ’ｉｇ＋（ｘｉａｅ”１ａ）Ｐｉ−１”
””（６）Ｒｉ　”！１ａｅｆｆｉａ’Ｅ”１−１−−
−（６）Ｚｉｓ　”　’１Ｂｉ−１−−−−−・、、川
、（７）Ｚｉ　ａ　”　Ｒｉ　’１９　Ｂｉ　−＋　　
　　　　−−−−（８）の論理式で決定される。

第１図は、本発明の一実施例を示す論理回路図であり、
式（４）〜（８）によシ構成したものである。

第１図において、１０１，１０５は０Ｒ−ＨＡＮＤ回路
、１０２，１０６は排他的ＮＯＲ回路、１０３はインバ
ータ回路、１０４は排他的ＯＲ回路、１０７はＨＡＮＤ
回路である。また、入力信号ｘｉｔＪｉａ　＋　’Ｌｓ
　−！’ｉａ　　および出力信号ｚｉｓ　＋Ｚｉａは、
それぞれ第１桁の冗長２進数の被加数ｘ１、加数ｙｉお
よび最終相２．（を表わす２値信号である。

出力信号Ｐｉおよび入力信号Ｐｉ−＋は、それぞれ第１
桁および第ｉ−１桁の被加数と加数の値の組み合せ状態
を表わす信号であり、被加数と加数の和が非負の場合に
のみ１の値をとる。また、出力信号Ｂｉおよび入力信号
Ｂｉ　、は、それぞれ第１桁および第ｉ−１桁の桁上げ
の情報を含む信号である。

また、内部信号Ｒ１は、第１桁の中間和の情報を含む信
号である。

以上の実施例では、被加数と加数の組み合せ状態を表す
変数Ｐｉを、被加数と加数の和が非負の時ｐｌ＝１とし
、負の時Ｐｉ．＝Ｏとした場合について説明したが、被
加数と加数のどちらかが正の時Ｐｉ＝１とし、どちらも
非圧の時Ｐｉ＝Ｏとしても同様にして構成できる。この
場合の加算規則は第３表のようになり、この時の桁上げ
情報を含む変数８１および中間和の情報を含む信号Ｒ１
は、前記の実施例の場合と同様に式（１）および（２）
で求められ、それらの２値変数の値も第３表に示してい
る。

（以下余白）ここで、冗長２進数の２値変数への符号化を前記の実施
例と同様に第２表で表わされるように行なうと、第１桁
の被加数ｘ１と加数ｙ１の組み合せ変数Ｐｉ、桁上げ情
報を含む２値変数Ｂｉ、中間和情報を含む２値変数Ｒ１
および最終相ｚｉは、それぞれＰｉ　”　ｊｃｉ、ｓ　Ｆｉｓ　　　　　−−−−−−
−−−−−−（９）Ｂｉ　＝Ｚｊ−ｓ　７ｉｓ　＋　−
ｒｉａ　芥＋　（−ｒｉ、ａ（９ｆｆ１ａ　）Ｐｉ−＋
・・・・・・・・・（１０） ”ｉ”ｘｉａ’Ｄ”１ａｅＰｉ−１・−・−１１１）ｚ
Ｌｓ＝　’ｉ　Ｂｉ−ｔ　　　　　　　　　　−−リ・
（１２）ｚｉａ　”　”ｉの”ｉ−＋　　　　　−・−
・・（１３）の論理式で表わされ、前記の実施例と比較
すると、ＰｉとＢｉに対する論理式を除いて全く同じに
なる。

第２図は、式（９）〜（１３）より構成した第２の実施
例である０第２図において、２０１はＮＡＲＤ回路、２
０２は０Ｒ−ＮＡＲＤ回路、２０３は排他的ＯＲ回路、
２０４はＡＮＤ−ＮＯ’Ｒ回路、　２０５．２０８は排
他的ＮＯＲ回路、２０６はＮＯＲ回路、２０７はインバ
ータ回路である。第２図において、出力信号Ｂｉおよび
入力信号Ｂｉ−１は、第１の実施例の回路図、すなわち
第１図のＢｉおよびＢｉ−７に対応し、この例では、反
転信号として表われている。また内部信号Ｒ１は、同様
に第１図におけるＲ１の反転信号に対応する。さらに、
ｊｃＬｍ　ｌ　ｚｉａ　、ｙｉｍ　？　！’ｉａ　１ｚ
ｉｓ　＋　ｚｉａ　、Ｐｉお！ヒＰｉ−ｔｔ！、第１図
のそｔｔｔ’れの信号に対応している。

以上の２つの実施例では、被加数と加数の組み合せ状態
を表わす変数Ｐｉを、被加数と加数の和が非負の場合と
負の場合、あるいは、被加数と加数のうち少なくとも一
方が正の場合と、両方とも非圧の場合とによって決定す
る方法について述べたが、被加数と加数がともに非負の
場合にＰｉ＝１とし、被加数と加数のうち少なくとも一
方が負の場合にＰｉ＝Ｏとなるように決定してもよく、
この場合にも、前記実施例と同様にして論理を構成する
ことができる。さらに、前記実施例では、冗長２進数の
符号化を、第２表に示すように、１の時（０１）、ｏの
時（１ｏ）、−１の時（１１）として説明したが、これ
らの符号化の方法は多数存在するが、前記実施例と同じ
ようにして論理を構成することができる。

発明の効果本発明によれば、内部演算に符号付きディジット数表現
を用いた演算処理装置における加算器が、簡単な回路で
構成でき、遅延段数も少なくなるので、演算処理装置の
素子数を削減でき、演算処理の高速化が可能となる等の
効果を有する。

【図面の簡単な説明】

第１図は本発明の加算器の第１の実施例を示す論理回路
図、第２図は本発明の第２の実施例を示す論理回路図で
ある。１０１、．１０５．２０２−・−０Ｒ−ＨＡＮＤ回路、
１０２．１０６，２０５．２０８・・・・・・排他的Ｎ
ＯＲ回路、１０３．２０７・・・・・・インバータ回路
、１０４．２０３・−−−−・排他的ＯＲ回路％１０７
，２０１・・・・・・ＮＡＲＤ回路、２０４・・・・・
・ムＮＤ−ＮＯＲ回路、２０６・・・・・・ＮＯＲ回路
。１０Ｊ、ＩＯ３−ＯＲ−Ａ　Ｎ　Ｄ回路＋１１１１４−
　　Ｈ１！　９吃νＯＲ回５曖し１０３−インバータ回
２１０２１０＆−井他ｆＩＩｙＯＲ回路１０７−ＮＡＮＤ回路ｉＩ２図Ｚｉｓ　　　ｚｉａ

Claims

【特許請求の範囲】

（１）符号付きディジット数の加算において、第ｉ桁の
被加数と加数から、それらの値の組み合せ状態を表わす
２値信号Ｐ＿ｉを出力する第１の回路と、第ｉ桁の被加
数と加数および１つ下位の第ｉ−１桁の前記２値信号Ｐ
＿ｉに対応する２値信号Ｐ＿ｉ＿−＿１から、第ｉ桁の
桁上げＣ＿ｉと前記２値信号Ｐ＿ｉの論理反転信号＠Ｐ
＠＿ｉとの和Ｃ＿ｉ＋＠Ｐ＠＿ｉあるいはその論理反転
で表わされる２値信号Ｂ＿ｉを出力する第２の回路と、
第ｉ桁の被加数と加数および前記２値信号Ｐ＿ｉ＿−＿
１から、第ｉ桁の中間和Ｓ＿ｉと前記２値信号Ｐ＿ｉ＿
−＿１の和Ｓ＿ｉ＋Ｐ＿ｉ＿−＿１の値を表わす少なく
とも１つの２値信号からなる符号付きディジット信号Ｒ
＿ｉを出力する第３の回路と、第ｉ−１桁の前記第２の
回路の出力の２値信号Ｂ＿ｉ＿−＿１と前記符号付きデ
ィジット信号Ｒ＿ｉのみから、前記第ｉ桁の中間和Ｓ＿
ｉと第ｉ−１桁の桁上げＧ＿ｉ＿−＿１との和Ｓ＿ｉ＋
Ｃ＿ｉ＿−＿１の値を表わす符号付きディジット信号を
出力する第４の回路を有してなる加算器。
（２）第１の回路が、第ｉ桁の被加数と加数の和が非負
のときのみ１あるいは０の２値信号Ｐ＿ｉを出力する特
許請求の範囲第１項記載の加算器。
（３）第１の回路が、第ｉ桁の被加数および加数のうち
どちらか一方が正のときのみ、あるいは０の２値信号Ｐ
＿ｉを出力する特許請求の範囲第１項記載の加算器。
（４）第１の回路が、第ｉ桁の被加数および加数がどち
らも非負のときのみ１あるいは０の２値信号を出力する
特許請求の範囲第１項記載の加算器。