JPS63197377A - 非晶質シリコン薄膜トランジスタの製造方法 - Google Patents
非晶質シリコン薄膜トランジスタの製造方法Info
- Publication number
- JPS63197377A JPS63197377A JP62028233A JP2823387A JPS63197377A JP S63197377 A JPS63197377 A JP S63197377A JP 62028233 A JP62028233 A JP 62028233A JP 2823387 A JP2823387 A JP 2823387A JP S63197377 A JPS63197377 A JP S63197377A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- amorphous silicon
- etching
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン薄膜トランジスタ（ａ ５
ｉＴＦＴ）の製造方法に係り、特にａ−３ｉＴＰＴのチ
ャネル上部のｎ中層エツチング除去方法に関するもので
ある。
ｉＴＦＴ）の製造方法に係り、特にａ−３ｉＴＰＴのチ
ャネル上部のｎ中層エツチング除去方法に関するもので
ある。
従来のａ −Ｓ ｉ Ｔ Ｆ Ｔは、サンヨウ・テクニ
カル・レビイユー、 ＶｏＱ １６ 、 Ｎｏ、 ２
、 ＡＩＪＧ １９８４゜第２３頁から２７頁に見られ
るようにチャネル上部のｎ中層をそのままドライエッチ
等で除去するか、特開昭６１−１４５８６９号に記載の
ようにチャネル上部にパッシベーション膜をもうけ、ｎ
中層とｉ層を分離しｎ中層だけをエツチング除去するよ
うになっていた。
カル・レビイユー、 ＶｏＱ １６ 、 Ｎｏ、 ２
、 ＡＩＪＧ １９８４゜第２３頁から２７頁に見られ
るようにチャネル上部のｎ中層をそのままドライエッチ
等で除去するか、特開昭６１−１４５８６９号に記載の
ようにチャネル上部にパッシベーション膜をもうけ、ｎ
中層とｉ層を分離しｎ中層だけをエツチング除去するよ
うになっていた。
なお、関連するものとして特開昭６１−１４５８６９号
公報が挙げられる。
公報が挙げられる。
特開昭６１−１４５８６９号公報ではチャネル上部にお
けるｎ十エツチング時に１層エツチングをさける方法と
してｉ層とｎ層の間にパッシベーション膜Ｓ ｘ Ｎを
設けｎ中層エツチング時に下部のｉＰＲをエツチングし
ないように配慮している。この方法は、ｉ層が非常に薄
く（例えば５０人程度）でも大面積においても関係なく
ｎ中層を除去することができる。しかし、パッシベーシ
ョンのＳｉＮをエツチングする時、ｉ層との選択性を要
求されるためフッ酸系のエツチング液を使用するための
基板（ａ−８ｉＴＦＴの基板は一般にガラス板を使用す
る）をエツチングするなどの問題がある。また三洋の文
献におけるａ −Ｓ ｉ Ｔ Ｆ Ｔの構造は。
けるｎ十エツチング時に１層エツチングをさける方法と
してｉ層とｎ層の間にパッシベーション膜Ｓ ｘ Ｎを
設けｎ中層エツチング時に下部のｉＰＲをエツチングし
ないように配慮している。この方法は、ｉ層が非常に薄
く（例えば５０人程度）でも大面積においても関係なく
ｎ中層を除去することができる。しかし、パッシベーシ
ョンのＳｉＮをエツチングする時、ｉ層との選択性を要
求されるためフッ酸系のエツチング液を使用するための
基板（ａ−８ｉＴＦＴの基板は一般にガラス板を使用す
る）をエツチングするなどの問題がある。また三洋の文
献におけるａ −Ｓ ｉ Ｔ Ｆ Ｔの構造は。
最も一般的な構成方法である。これはｉ層とｎ層を連続
形成しその後チャネル上部のｎ層を除去するものである
が、ｎ屑除去時に下部のｉ層もエツチングされる。特に
大面積になるとエツチング分布により中央部と周辺部で
はエツチング量が異なり、ｉ層が薄い場合は非常に問題
となる。
形成しその後チャネル上部のｎ層を除去するものである
が、ｎ屑除去時に下部のｉ層もエツチングされる。特に
大面積になるとエツチング分布により中央部と周辺部で
はエツチング量が異なり、ｉ層が薄い場合は非常に問題
となる。
本発明の目的は、チャネル上部のｉ層とｎ層の間にパッ
シベーション膜をもうけることなくｎ層だけをエツチン
グ除去する方法を提供するものである。
シベーション膜をもうけることなくｎ層だけをエツチン
グ除去する方法を提供するものである。
上記目的は、ａ−８ｉ表面が非常に酸化しやすい事およ
びその酸化した表面がヒドラジン液に対して非常に強い
耐性を持つことを利用することにより達成される。
びその酸化した表面がヒドラジン液に対して非常に強い
耐性を持つことを利用することにより達成される。
一般に清浄なａ−８ｉ表面（膜形成機数日以内）に対す
るヒドラジン液のエツチング速度は、１０〜７０人／秒
程度であるか１表面を０２プラズマで酸化した場合はエ
ツチングされなくなる。これはａ −Ｓ ｉ表面に非常
に薄い酸化被膜が形成されるためである。この酸化膜は
、フッ酸水溶液（１〜２％）、３０秒程度で除去する事
ができる。本特許は、ａ−８ｉのこの特長を利用して、
０２プラズマ処理したｉ層の上にｎ層を堆積し、ヒドラ
ジンでｎ層を除去する際にｉ層処理面でエツチングをス
トップさせるものである。なお、ＣＦ４ガスを用いたド
ライエツチング、フッ酸系のエツチングでは、ａ−８ｉ
の酸化膜はストッパーの役目をしない、ただしＳ Ｆ
ｓ ｔガスを用いたドライエツチングでは、ヒドラジン
液と同様な効果を示す。
るヒドラジン液のエツチング速度は、１０〜７０人／秒
程度であるか１表面を０２プラズマで酸化した場合はエ
ツチングされなくなる。これはａ −Ｓ ｉ表面に非常
に薄い酸化被膜が形成されるためである。この酸化膜は
、フッ酸水溶液（１〜２％）、３０秒程度で除去する事
ができる。本特許は、ａ−８ｉのこの特長を利用して、
０２プラズマ処理したｉ層の上にｎ層を堆積し、ヒドラ
ジンでｎ層を除去する際にｉ層処理面でエツチングをス
トップさせるものである。なお、ＣＦ４ガスを用いたド
ライエツチング、フッ酸系のエツチングでは、ａ−８ｉ
の酸化膜はストッパーの役目をしない、ただしＳ Ｆ
ｓ ｔガスを用いたドライエツチングでは、ヒドラジン
液と同様な効果を示す。
以下１本発明の一実施例を第１図により説明する。第１
図ａは、基板１上にＣｒ膜を堆積し、ゲート電？！ｉ２
を形成したものである。Ｃｒ膜厚は１０００人程度変色
い。次にプラズマＣｖＤにより、シリコン窒化膜（以下
ＳｉＮ膜と記す）３．ノンドープａ−８ｉ（ｉ層）４を
連続形成する第１図（ｂ）、ＳｉＮ膜３の膜厚は３００
０人、ｉ層の膜厚は２００人である。（ｃ）は、ａ−８
ｉＴＦＴのチャネル上部に相当する部分だけを選択的に
明けたホトレジ膜５によるパターンを形成し、０２プラ
ズマアツシング処理を行なう。処理条件は、０２ガス０
．５ Ｔｏｒｒ Ｐｏｗｅｒ ２００Ｗ、 ６０秒で
ある。この処理によりチャネル上部のａ−８ｉ表面だけ
が酸化され表面処理層６が形成される。
図ａは、基板１上にＣｒ膜を堆積し、ゲート電？！ｉ２
を形成したものである。Ｃｒ膜厚は１０００人程度変色
い。次にプラズマＣｖＤにより、シリコン窒化膜（以下
ＳｉＮ膜と記す）３．ノンドープａ−８ｉ（ｉ層）４を
連続形成する第１図（ｂ）、ＳｉＮ膜３の膜厚は３００
０人、ｉ層の膜厚は２００人である。（ｃ）は、ａ−８
ｉＴＦＴのチャネル上部に相当する部分だけを選択的に
明けたホトレジ膜５によるパターンを形成し、０２プラ
ズマアツシング処理を行なう。処理条件は、０２ガス０
．５ Ｔｏｒｒ Ｐｏｗｅｒ ２００Ｗ、 ６０秒で
ある。この処理によりチャネル上部のａ−８ｉ表面だけ
が酸化され表面処理層６が形成される。
（ｄ）はホトレジストを除去後、プラズマＣＶＤにより
２％リンドープしたａ−８ｉ（以下ｎ中層と記す）７を
堆積する。（ｅ）は、ａ−８ｉ（ｉ層４．ｎ層７）を所
定のパターンに形成し、その後ソースおよびドレイン電
極を形成する。ソースおよびドレイン電極は、クロム（
Ｃｒ）電極８であり、蒸着やスパッタリングで堆積する
。この状態でヒドラジン液を用いチャネル上部のｎ中層
をエツチングする。この時、露出している他の材料（例
えばＳｉＮ膜９．Ｃｒ電極８．ガラス基板１など）はヒ
ドラジン液によりエツチングされない。
２％リンドープしたａ−８ｉ（以下ｎ中層と記す）７を
堆積する。（ｅ）は、ａ−８ｉ（ｉ層４．ｎ層７）を所
定のパターンに形成し、その後ソースおよびドレイン電
極を形成する。ソースおよびドレイン電極は、クロム（
Ｃｒ）電極８であり、蒸着やスパッタリングで堆積する
。この状態でヒドラジン液を用いチャネル上部のｎ中層
をエツチングする。この時、露出している他の材料（例
えばＳｉＮ膜９．Ｃｒ電極８．ガラス基板１など）はヒ
ドラジン液によりエツチングされない。
このヒドラジン液は、ａ Ｓｉ表面の汚染状態に大き
く影響され、堆積直後の膜とプロセス加工を通過した膜
ではエツチング速度が著しく遅くなる。
く影響され、堆積直後の膜とプロセス加工を通過した膜
ではエツチング速度が著しく遅くなる。
特にここで行なったように０２プラズマ処理を行なうと
、はとんどエツチングされなくなる。第３図にヒドラジ
ン液によるａ−８ｉのエツチング速度比とＯｚプラズマ
処理の関係を示す。未処理のエツチング速度を１とした
時の処理時間との関係を示したものである。この実験結
果かられかるように、０２プラズマ処理を５秒以上行な
う事により選択比を非常に大きく取る事が可能となる。
、はとんどエツチングされなくなる。第３図にヒドラジ
ン液によるａ−８ｉのエツチング速度比とＯｚプラズマ
処理の関係を示す。未処理のエツチング速度を１とした
時の処理時間との関係を示したものである。この実験結
果かられかるように、０２プラズマ処理を５秒以上行な
う事により選択比を非常に大きく取る事が可能となる。
この結果、ヒドラジン液によりｎ層層を除去する工程に
おいて、下部のｉ層を全くエツチングすることなくｎ層
層だけをエツチングすることができる。
おいて、下部のｉ層を全くエツチングすることなくｎ層
層だけをエツチングすることができる。
０２プラズマ処理したｉ層は、ヒドラジンに対して十分
な耐久性を持つため大面積のエツチングにおいても問題
ない。
な耐久性を持つため大面積のエツチングにおいても問題
ない。
このヒドラジン液に対する、ａ Ｓｉの表面処理方法
としては０２プラズマ処理以外に、金属とａ−８ｉのシ
リサイド膜が有効である０例えば。
としては０２プラズマ処理以外に、金属とａ−８ｉのシ
リサイド膜が有効である０例えば。
ａ−８ｉ表面にＣｒを蒸着またはスパッタリングなどに
より堆積し熱処理（１００℃程度）する事によりクロム
シリサイド被膜が形成される。熱処理の変わりに、クロ
ム堆積中に基板加熱を行なっても同様なりロムシリサイ
ド被膜を形成することができる。（ｆ）はｎ導層をヒド
ラジン液でエツチング除去したものである。エツチング
液は、ヒドラジンおよびヒドラジンを主体とした混液（
例えばイソプロピルアルコール、水など）を４０℃に加
熱して使用する。表面に酸化被膜のないａ −３ｉのエ
ッチ速度はヒドラジン液（１００％）で約６０人／秒で
ある。その後プラズマＣＶＤによりパッシベーション用
の窒化シリコン膜を１５００ｎｍ堆積する。
より堆積し熱処理（１００℃程度）する事によりクロム
シリサイド被膜が形成される。熱処理の変わりに、クロ
ム堆積中に基板加熱を行なっても同様なりロムシリサイ
ド被膜を形成することができる。（ｆ）はｎ導層をヒド
ラジン液でエツチング除去したものである。エツチング
液は、ヒドラジンおよびヒドラジンを主体とした混液（
例えばイソプロピルアルコール、水など）を４０℃に加
熱して使用する。表面に酸化被膜のないａ −３ｉのエ
ッチ速度はヒドラジン液（１００％）で約６０人／秒で
ある。その後プラズマＣＶＤによりパッシベーション用
の窒化シリコン膜を１５００ｎｍ堆積する。
次に１本発明の他の実施例を第２図のａ）〜ｅ）で説明
する。所定のガラス基板１上にスパッタリングまたは蒸
着などによりＣｒを堆積し、ゲート電極となるＣｒ電極
２を形成する。ｂ）はその上にプラズマＣＶＤにより窒
化シリコンｇ３３００ｎｍ、ノンドープａ−８ｉ膜４
５０ｎｍ を連続形成する。ｃ）は、ノンドープミー８
ｉ膜４の表面を０２プラズマ処理して表面処理層６を形
成する。処理条件はＲＦｐｏｔｚａｒ ２００ Ｗ 、
ガス圧２ Ｔｏｒｒ。
する。所定のガラス基板１上にスパッタリングまたは蒸
着などによりＣｒを堆積し、ゲート電極となるＣｒ電極
２を形成する。ｂ）はその上にプラズマＣＶＤにより窒
化シリコンｇ３３００ｎｍ、ノンドープａ−８ｉ膜４
５０ｎｍ を連続形成する。ｃ）は、ノンドープミー８
ｉ膜４の表面を０２プラズマ処理して表面処理層６を形
成する。処理条件はＲＦｐｏｔｚａｒ ２００ Ｗ 、
ガス圧２ Ｔｏｒｒ。
６０秒で行なった。その後、ホトレジ膜５よりなるマス
クを塗布しセルファラインによりゲート電極上部にホト
レジパターンを形成する。ｄ）は、この状態においてフ
ッ酸水溶液（フッ酸数％）によりホトレジパタン以外の
部分の０２プラズマ処理により形成された酸化被膜を除
去する。ｅ）は、ホトレジ膜除去後プラズマＣＶＤによ
り２％リンドープａ−８ｉを２０ｎｍ堆積したものであ
る。
クを塗布しセルファラインによりゲート電極上部にホト
レジパターンを形成する。ｄ）は、この状態においてフ
ッ酸水溶液（フッ酸数％）によりホトレジパタン以外の
部分の０２プラズマ処理により形成された酸化被膜を除
去する。ｅ）は、ホトレジ膜除去後プラズマＣＶＤによ
り２％リンドープａ−８ｉを２０ｎｍ堆積したものであ
る。
この後の工程は、第１図ｄ）以後と同じ方法である。
〔発明の効果〕
以上本発明によれば、ａ −Ｓ ｉの表面を０２プラズ
マなどで処理することにより、ヒドラジン液に対して耐
久性のある被膜を形成し、無処理ａ−８ｉとの選択比を
きわめて大きく取ることができるのでチャネル上部のｎ
導層とｉ層の選択エツチングが容易に確実に行なう事が
できる。
マなどで処理することにより、ヒドラジン液に対して耐
久性のある被膜を形成し、無処理ａ−８ｉとの選択比を
きわめて大きく取ることができるのでチャネル上部のｎ
導層とｉ層の選択エツチングが容易に確実に行なう事が
できる。
この結果、ｉ層上に別のパッシベーション膜を設ける事
なく、またリバース法などによることなくｎ導層のエツ
チング除去が行なえる。さらに大面積のエツチングにお
いても、ａ−８ｉの膜厚分布やエツチング速度の分布な
どから発生する基板中央部と周辺部のオーバーエッチ時
間差による影響など、まったく問題なく行なう事ができ
る。
なく、またリバース法などによることなくｎ導層のエツ
チング除去が行なえる。さらに大面積のエツチングにお
いても、ａ−８ｉの膜厚分布やエツチング速度の分布な
どから発生する基板中央部と周辺部のオーバーエッチ時
間差による影響など、まったく問題なく行なう事ができ
る。
また選択比が非常に大きくとれるので、特性向上のため
ｉ層を薄く（従来は、３０００人位であるが５００Å以
下にする）しても問題なくｎ導層を除去することができ
る。
ｉ層を薄く（従来は、３０００人位であるが５００Å以
下にする）しても問題なくｎ導層を除去することができ
る。
、第１図は本発明の一実施例のａ−８ｉＴＦＴの断面図
でプロセス工程を示す図、第２図は、本発明の他の実施
例で、ａ−３ｉＴＦＴのプロセス工程を示す断面図、第
３図はＯｘプラズマ処理したａ−８ｉのヒドラジン液に
よるエツチング特性を示す図である。 １・・・ガラス基板、２・・・Ｃｒ電極（ゲート電極）
、３−５ｊＮ膜、４・・・ノンドープａ−８ｉ（ｉ層）
、５・・・ホトレジスト膜、６・・・表面処理層、７・
・・２％リンドープａ−８ｉ（ｎ層）、８−Ｃｒ’ｉ’
を極（ソース、ドレイン電極）、９・・・Ｓ ｉ層膜。 第 ７ｆｆ：１ （ｄ） （ｅ） （＋） 簗 ２１！］ （久） （ｂ） （Ｃ，） （ｄ） （Ｃ）
でプロセス工程を示す図、第２図は、本発明の他の実施
例で、ａ−３ｉＴＦＴのプロセス工程を示す断面図、第
３図はＯｘプラズマ処理したａ−８ｉのヒドラジン液に
よるエツチング特性を示す図である。 １・・・ガラス基板、２・・・Ｃｒ電極（ゲート電極）
、３−５ｊＮ膜、４・・・ノンドープａ−８ｉ（ｉ層）
、５・・・ホトレジスト膜、６・・・表面処理層、７・
・・２％リンドープａ−８ｉ（ｎ層）、８−Ｃｒ’ｉ’
を極（ソース、ドレイン電極）、９・・・Ｓ ｉ層膜。 第 ７ｆｆ：１ （ｄ） （ｅ） （＋） 簗 ２１！］ （久） （ｂ） （Ｃ，） （ｄ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、下記工程を含むことを特徴とする非晶質シリコン薄
膜トランジスタの制造方法。 （１）所定基板上にゲート電極を形成する工程。 （２）前記ゲート電極上に窒化シリコン膜及びノンドー
プ非晶質シリコン膜を形成する工程、 （３）前記ノンドープ非晶質シリコン膜上にエッチング
ストッパ層を形成する工程、 （４）前記エッチングストッパ層が形成された前記ノン
ドープ非晶質シリコン膜上に不純物ドープ非晶質シリコ
ン膜を形成し、該不純物ドープ非晶質シリコン膜上にソ
ース電極およびドレイン電極を形成する工程。 （５）前記トランジスタのチャネル領域の上部の前記不
純物ドープ非晶質シリコン膜をエッチングする工程。 ２、前記エッチングストッパ層は、酸化シリコン膜およ
び金属シリサイドのいずれかであることを特徴とする特
許請求の範囲第１項記載の非晶質シリコン薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028233A JPS63197377A (ja) | 1987-02-12 | 1987-02-12 | 非晶質シリコン薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028233A JPS63197377A (ja) | 1987-02-12 | 1987-02-12 | 非晶質シリコン薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197377A true JPS63197377A (ja) | 1988-08-16 |
Family
ID=12242876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028233A Pending JPS63197377A (ja) | 1987-02-12 | 1987-02-12 | 非晶質シリコン薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197377A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| JPH05211166A (ja) * | 1991-12-02 | 1993-08-20 | Nec Corp | 薄膜電界効果型トランジスタ |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
-
1987
- 1987-02-12 JP JP62028233A patent/JPS63197377A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JPH05211166A (ja) * | 1991-12-02 | 1993-08-20 | Nec Corp | 薄膜電界効果型トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60201666A (ja) | 半導体装置 | |
| JP2673109B2 (ja) | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
| JPH0640550B2 (ja) | 薄膜トランジスタの製造方法 | |
| US7279374B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP3412277B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH06310492A (ja) | チタン系薄膜のエッチング液及び半導体装置の製造方法 | |
| US5501995A (en) | Method for manufacturing a gate electrode of a MOS transistor | |
| US6255206B1 (en) | Method of forming gate electrode with titanium polycide structure | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2522364B2 (ja) | 薄膜電界効果型トランジスタの製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPH07273346A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04302435A (ja) | 薄膜トランジスタの製造方法 | |
| KR100214069B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| JPH06232155A (ja) | 半導体装置の製造方法 | |
| KR0161394B1 (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR960004087B1 (ko) | 자기 정렬된 실리사이드에 의한 콘택트홀 형성 방법 | |
| JPH01310574A (ja) | 薄膜トランジスターの製造方法 | |
| KR0183019B1 (ko) | 금속실리사이드 보호층 제조방법 | |
| JPH0213929B2 (ja) | ||
| JPH06216155A (ja) | 薄膜トランジスタの製造方法 | |
| JP3407763B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH08148688A (ja) | 薄膜半導体装置とその製造方法 | |
| KR19990057823A (ko) | 코발트실리사이드층 형성 방법 및 그를 이용한 반도체 장치 제조 방법 |