JPS63197378A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPS63197378A JPS63197378A JP62028023A JP2802387A JPS63197378A JP S63197378 A JPS63197378 A JP S63197378A JP 62028023 A JP62028023 A JP 62028023A JP 2802387 A JP2802387 A JP 2802387A JP S63197378 A JPS63197378 A JP S63197378A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は浮遊ゲートを有する不揮発性半導体記憶装置に
係り、特に電気的に書換え可能なメモリ装置及びその製
造方法に関する。
係り、特に電気的に書換え可能なメモリ装置及びその製
造方法に関する。
（従来の技術）
電気的に書換え可能な不揮発性半導体記憶装置（Ｅａｐ
ｕＯＭ）は、従来，第１０図に示すようにＰ型半導体基
板ω上にゲート酸化膜■、浮遊ゲート■を設け、その上
に絶縁膜（ニ）を介して制御ゲート■を積層した２層ゲ
ート構造のメモリトランジスタと、そのドレイン■に接
続された選択トランジスタからなるセルが知られている
，第１０図において、（ａ）は１セルの平面図． （ｂ
）（ｃ）は夫々Ａ−Ａ’。
ｕＯＭ）は、従来，第１０図に示すようにＰ型半導体基
板ω上にゲート酸化膜■、浮遊ゲート■を設け、その上
に絶縁膜（ニ）を介して制御ゲート■を積層した２層ゲ
ート構造のメモリトランジスタと、そのドレイン■に接
続された選択トランジスタからなるセルが知られている
，第１０図において、（ａ）は１セルの平面図． （ｂ
）（ｃ）は夫々Ａ−Ａ’。
Ｂ−Ｂ’断面図を示す。
このセルに書込みを行なう場合は，例えば制御ゲート■
、選択ゲート■にパルス電圧２ＱＶを、また選択トラン
ジスタのドレイン（４）及びメモリトランジスタのソー
ス０を接地し、浮遊ゲート■とｎ◆層（１０）間の一部
に設けられた例えば膜厚９０人の薄い酸化ＩＩＩ（１１
）を介して電子をｎ中層（１０）から浮遊ゲート■に注
入して行なう。
、選択ゲート■にパルス電圧２ＱＶを、また選択トラン
ジスタのドレイン（４）及びメモリトランジスタのソー
ス０を接地し、浮遊ゲート■とｎ◆層（１０）間の一部
に設けられた例えば膜厚９０人の薄い酸化ＩＩＩ（１１
）を介して電子をｎ中層（１０）から浮遊ゲート■に注
入して行なう。
消去を行なう場合は選択ゲート■、選択トランジスタの
ドレイン■を夫々２０ｖ，制御ゲート■を接地、メモリ
トランジスタのソース■を５ｖにして浮遊ゲート■から
ｎ”Ｍ （１０）へ電子を放出する。
ドレイン■を夫々２０ｖ，制御ゲート■を接地、メモリ
トランジスタのソース■を５ｖにして浮遊ゲート■から
ｎ”Ｍ （１０）へ電子を放出する。
読出し時は例えば選択トランジスタのドレイン■を２ｖ
、選択ゲート■を５ｖ、制御ゲート■、メモリトランジ
スタのソース■を接地することにより行なう．以上の書
込み，消去読出し動作において基板は接地電位とされて
いる．尚，選択トランジスタの２層構造のゲートは同一
パターンとされ，スルーホールを介して所定箇所で相互
にコンタクトしている。
、選択ゲート■を５ｖ、制御ゲート■、メモリトランジ
スタのソース■を接地することにより行なう．以上の書
込み，消去読出し動作において基板は接地電位とされて
いる．尚，選択トランジスタの２層構造のゲートは同一
パターンとされ，スルーホールを介して所定箇所で相互
にコンタクトしている。
書込まれたセルは浮遊ゲート■に電子が注入されている
ため、上記の読出し条件ではｎチャネル電界効果トラン
ジスタはカットオフの状態で，ドレイン電流は流れない
．逆に消去されたセルではメモリトランジタのチャネル
領域に反転層が形成されドレイン電流が流れる．ドレイ
ン電流が流れたセルを“０”、流れないセルを“′１′
″と判定し，データの読み出しが可能となる。
ため、上記の読出し条件ではｎチャネル電界効果トラン
ジスタはカットオフの状態で，ドレイン電流は流れない
．逆に消去されたセルではメモリトランジタのチャネル
領域に反転層が形成されドレイン電流が流れる．ドレイ
ン電流が流れたセルを“０”、流れないセルを“′１′
″と判定し，データの読み出しが可能となる。
このようなＥＢＦＲＯＭセルで書込み量を大きくするた
めには，薄い酸化膜（１１）に印加される電界を大きく
しなければならない．薄い酸化膜（１１）に加わる電界
は制御ゲート■と浮遊ゲート■との間の結合容量と、浮
遊ゲート■とｎ中層（１０）との間の結合容量との比で
決定される．この比が大きい程，薄い酸化膜（１ｌ）に
加わる電界は大きくなりトンネル電流は増加する。
めには，薄い酸化膜（１１）に印加される電界を大きく
しなければならない．薄い酸化膜（１１）に加わる電界
は制御ゲート■と浮遊ゲート■との間の結合容量と、浮
遊ゲート■とｎ中層（１０）との間の結合容量との比で
決定される．この比が大きい程，薄い酸化膜（１ｌ）に
加わる電界は大きくなりトンネル電流は増加する。
（発明が解決しようとする問題点）
上記セルでは薄い酸化膜（１１）の左右にゲート酸化膜
■領域を見込む構造であり、メモリトランジスタのドレ
イン領域に接続するｎ中層型（１０）の幅が大きい。こ
れによりｎ中層（１０）と浮遊ゲート０間の結合容量が
大き（、Ｊｊ＃、ＩＪＱ”のしきい値差が余り取れない
ため誤読出しが生じ易いという問題があった。一方、薄
い酸化膜（１１）の面積を小さくする事も考えられるが
、マスク材のパターニング精度が悪化してしまう、また
、制御ゲート０と浮遊ゲート０間の結合容量を大きくす
るにも集積度上限界がある。
■領域を見込む構造であり、メモリトランジスタのドレ
イン領域に接続するｎ中層型（１０）の幅が大きい。こ
れによりｎ中層（１０）と浮遊ゲート０間の結合容量が
大き（、Ｊｊ＃、ＩＪＱ”のしきい値差が余り取れない
ため誤読出しが生じ易いという問題があった。一方、薄
い酸化膜（１１）の面積を小さくする事も考えられるが
、マスク材のパターニング精度が悪化してしまう、また
、制御ゲート０と浮遊ゲート０間の結合容量を大きくす
るにも集積度上限界がある。
本発明は上記事情に鑑みてなされたものであり、セル面
積を大きくすることなく、書込み、消去時のセルのしき
い値差を増大できる不揮発性半導体記憶装置及びその製
造方法を提供する事を目的とする。
積を大きくすることなく、書込み、消去時のセルのしき
い値差を増大できる不揮発性半導体記憶装置及びその製
造方法を提供する事を目的とする。
（問題点を解決するための手段）
本発明は、薄い酸化膜領域の少なくとも一辺をフィール
ド酸化膜で画定するようにしたものである。
ド酸化膜で画定するようにしたものである。
（作 用）
薄い酸化膜とフィールド酸化膜を接して設けることによ
り薄い酸化膜化膜下のｎ十領域が形成されている素子領
域の幅を従来より狭めることが出来、制御ゲートと浮遊
ゲート間の容量よりも浮遊ゲートとｎ中層間の容量を十
分小さくすることができるので結合容量比が大きく取れ
、書込み時と消去時のしきい値差を大幅に拡げる事が出
来る（実施例） 次に１１本発明の一実施例を第１図、第２図及び第３図
を参照して説明する。第１８（ａ）は１つのセルの平面
図、 （ｂ）（ｃ）はＡ−Ａ’ 、Ｂ−Ｂ’断面図であ
る。第２図、第３図はその製造工程を示し、第２図（ａ
）〜（ｅ）はＡ−Ａ’断面、第３図（ａ）〜（ｅ）はそ
れに対応するＢ−Ｂ’断面を示している。
り薄い酸化膜化膜下のｎ十領域が形成されている素子領
域の幅を従来より狭めることが出来、制御ゲートと浮遊
ゲート間の容量よりも浮遊ゲートとｎ中層間の容量を十
分小さくすることができるので結合容量比が大きく取れ
、書込み時と消去時のしきい値差を大幅に拡げる事が出
来る（実施例） 次に１１本発明の一実施例を第１図、第２図及び第３図
を参照して説明する。第１８（ａ）は１つのセルの平面
図、 （ｂ）（ｃ）はＡ−Ａ’ 、Ｂ−Ｂ’断面図であ
る。第２図、第３図はその製造工程を示し、第２図（ａ
）〜（ｅ）はＡ−Ａ’断面、第３図（ａ）〜（ｅ）はそ
れに対応するＢ−Ｂ’断面を示している。
製造工程を説明すると、先ず最初に第２図（ａ）（第３
図ａ ）に示す如く６Ω・１のＰ−型シリコン基板（
２１）表面の素子領域にシリコン酸化膜（２２）を形成
し、この上にシリコン窒化膜（２３）パターンを形成し
、これをマスクに素子間領域にボロン（Ｂ）イオン注入
し、熱酸化により０，８ｐ厚のフィールド酸化膜（２４
）を形成する。フィールド酸化膜下には反転防止のＰ型
層（２５）が形成される。
図ａ ）に示す如く６Ω・１のＰ−型シリコン基板（
２１）表面の素子領域にシリコン酸化膜（２２）を形成
し、この上にシリコン窒化膜（２３）パターンを形成し
、これをマスクに素子間領域にボロン（Ｂ）イオン注入
し、熱酸化により０，８ｐ厚のフィールド酸化膜（２４
）を形成する。フィールド酸化膜下には反転防止のＰ型
層（２５）が形成される。
次いで、シリコン窒化膜（２３）、シリコン酸化膜（２
２）を除去し、基板表面を熱酸化して１００人厚０酸化
膜を形成し、フォトレジスト（破線）をマスクにして基
板にヒ素（Ａｓ）を４０ＫｅＶで例えば２ Ｘ １０”
ロー２イオン注入して前記１００人厚０酸化膜下にｎ＋
層（２７）とメモリトランジスタのチャネル長を決める
ためのｎ＋層（２８）を形成する。このｎ中層（２７）
（２８）はイオン注入マスクでＹ方向（第１図ａ参照
）の辺が、またフィールド酸化膜（２４）によりＸ方向
の辺が決まる。この後、前記１００人厚０酸化膜をフッ
化アンモニウム又はＲＩＥ （反応性イオンエツチング
）で除去し、再度９００℃で熱酸化して４００人厚０ゲ
ート酸化膜（２６）を形成する（第２図す、第３図ｂ）
。
２）を除去し、基板表面を熱酸化して１００人厚０酸化
膜を形成し、フォトレジスト（破線）をマスクにして基
板にヒ素（Ａｓ）を４０ＫｅＶで例えば２ Ｘ １０”
ロー２イオン注入して前記１００人厚０酸化膜下にｎ＋
層（２７）とメモリトランジスタのチャネル長を決める
ためのｎ＋層（２８）を形成する。このｎ中層（２７）
（２８）はイオン注入マスクでＹ方向（第１図ａ参照
）の辺が、またフィールド酸化膜（２４）によりＸ方向
の辺が決まる。この後、前記１００人厚０酸化膜をフッ
化アンモニウム又はＲＩＥ （反応性イオンエツチング
）で除去し、再度９００℃で熱酸化して４００人厚０ゲ
ート酸化膜（２６）を形成する（第２図す、第３図ｂ）
。
この後、トンネル酸化膜を形成する領域にフォトレジス
トマスク（２９）を形成し、基板表面のシリコン酸化膜
（２６）をフッ化アンモニウム又はＲＩＥで除去する。
トマスク（２９）を形成し、基板表面のシリコン酸化膜
（２６）をフッ化アンモニウム又はＲＩＥで除去する。
この時、開口部のフィールド酸化膜（２４）も若干エツ
チングされる。フォトレジストマスク（２９）は矩形の
開口を有し、Ｘ方向はフィールド酸化膜（２４）上に延
在する（第２図Ｃ２第３図Ｃ）。
チングされる。フォトレジストマスク（２９）は矩形の
開口を有し、Ｘ方向はフィールド酸化膜（２４）上に延
在する（第２図Ｃ２第３図Ｃ）。
次いで、フォトレジストマスク（２９）を除去し。
８００℃で熱酸化して厚さ１００人のトンネル酸化膜（
３０）を形成し、更にリンをドープしたポリシコン層を
形成し、これをバターニングしてフローティングゲート
となる部分についてＸ方向のセル間の部分を除去する（
第２図Ｃ２第３図ｄ）。
３０）を形成し、更にリンをドープしたポリシコン層を
形成し、これをバターニングしてフローティングゲート
となる部分についてＸ方向のセル間の部分を除去する（
第２図Ｃ２第３図ｄ）。
そしてポリシリコン層表面を１０００℃で熱酸化して５
００人厚０シリコン酸化膜（３１）を形成し、更に第２
層目のリンをドープしたポリシリコン層を形成する。そ
してフォトレジストマスクを用い、この２層ポリシリコ
ン膜を順次パターンニングして各ゲート電極を形成する
１図中、（３２） （３３）は選択トランジスタの選択
ゲート、（３４）はメモリトランジスタの浮遊ゲート、
（３５）はメモリトランジスタの制御ゲートである。
００人厚０シリコン酸化膜（３１）を形成し、更に第２
層目のリンをドープしたポリシリコン層を形成する。そ
してフォトレジストマスクを用い、この２層ポリシリコ
ン膜を順次パターンニングして各ゲート電極を形成する
１図中、（３２） （３３）は選択トランジスタの選択
ゲート、（３４）はメモリトランジスタの浮遊ゲート、
（３５）はメモリトランジスタの制御ゲートである。
この後、基板に、セルを高耐圧構造にするため低濃度の
ｎ一層（３６） （３７）をリンＣＰ）イオン注入によ
り全面に形成し、更に選択トランジスタのドレイン部に
形成された上記ｎ一層の一部表面から制御ゲート（３５
）上にかけてフォトレジストマスク（破線）を形成し、
高濃度にヒ素（Ａｓ）をイオン注入して選択トランジス
タのドレインであるｎ中層（３８）とメモリトランジス
タのソースであるｎ＋層（３９）を形成する。尚、説明
は省略したが、選択ゲート（３２）（３３）は所定箇所
でスルーホールを介して相互にコンタクトしている（第
２図ｅ。
ｎ一層（３６） （３７）をリンＣＰ）イオン注入によ
り全面に形成し、更に選択トランジスタのドレイン部に
形成された上記ｎ一層の一部表面から制御ゲート（３５
）上にかけてフォトレジストマスク（破線）を形成し、
高濃度にヒ素（Ａｓ）をイオン注入して選択トランジス
タのドレインであるｎ中層（３８）とメモリトランジス
タのソースであるｎ＋層（３９）を形成する。尚、説明
は省略したが、選択ゲート（３２）（３３）は所定箇所
でスルーホールを介して相互にコンタクトしている（第
２図ｅ。
第３図ｅ）。
かかる本実施例によれば、薄い酸化膜（３０）の２辺が
フィールド酸化膜（２４）によって画定される事となり
、結合容量比が改善され“１” ａｔＱ”のマージンが
大幅に増大する。尚、書込み、消去、読出し時の各部の
電位条件は第１０図の説明で述べたのと同じである。第
４図は、かかるセルの制御ゲート電圧に対するドレイン
電流の特性をＨＯｎ 、 ６１１ ＃の夫々の場合につ
いて示したものである。
フィールド酸化膜（２４）によって画定される事となり
、結合容量比が改善され“１” ａｔＱ”のマージンが
大幅に増大する。尚、書込み、消去、読出し時の各部の
電位条件は第１０図の説明で述べたのと同じである。第
４図は、かかるセルの制御ゲート電圧に対するドレイン
電流の特性をＨＯｎ 、 ６１１ ＃の夫々の場合につ
いて示したものである。
第５図は、書込み消去の繰り返し回数と書込み時、消去
時のメモリトランジスタのしきい値の関係を示したもの
である０図より判るように１回数の増加に伴ない、書込
みセルと消去セルのメモリトランジスタのしきい値差は
樽状の変化を示す。
時のメモリトランジスタのしきい値の関係を示したもの
である０図より判るように１回数の増加に伴ない、書込
みセルと消去セルのメモリトランジスタのしきい値差は
樽状の変化を示す。
第６図は２万回におけるしきい値差と最大部のしきい値
差の差分Δｖｔｈ ｔ＆ｎ＋層（２７）のドーズ量に対
して示したものである。この図から、ドーズ量が５ Ｘ
１０” ａｍ−” より小さくなると急激にΔｖｔｈ
も大きくなる事が判る。勿論５ Ｘ １０” ｃｘａ−
” より低いドーズ量を用いても構わないが、Δｖｔｈ
が大きいと多数回書込み消去を繰り返した時のマージン
の低下も大きくなるのでｎ中層（２７）の不純物のドー
ズ量は５ Ｘ １０” ｒｘ−２以上、好ましくは２Ｘ
ＩＯ１４ａｍ−２以上が良い、これはｎ中層（２７）の
トンネル酸化膜下の逆導電型不純物の表面濃度に換算し
て夫々４．５Ｘ １０” ａｍ−’ 、 １．８Ｘ １
０” ａｍ−”である、上限はメモリトランジスタのパ
ンチスルーによるドレイン耐圧の劣化を防止するため５
Ｘ１０”Ｃ３Ｉ−”（４，５Ｘ１０”ｃｓ＋−”）とす
るのが好ましい。
差の差分Δｖｔｈ ｔ＆ｎ＋層（２７）のドーズ量に対
して示したものである。この図から、ドーズ量が５ Ｘ
１０” ａｍ−” より小さくなると急激にΔｖｔｈ
も大きくなる事が判る。勿論５ Ｘ １０” ｃｘａ−
” より低いドーズ量を用いても構わないが、Δｖｔｈ
が大きいと多数回書込み消去を繰り返した時のマージン
の低下も大きくなるのでｎ中層（２７）の不純物のドー
ズ量は５ Ｘ １０” ｒｘ−２以上、好ましくは２Ｘ
ＩＯ１４ａｍ−２以上が良い、これはｎ中層（２７）の
トンネル酸化膜下の逆導電型不純物の表面濃度に換算し
て夫々４．５Ｘ １０” ａｍ−’ 、 １．８Ｘ １
０” ａｍ−”である、上限はメモリトランジスタのパ
ンチスルーによるドレイン耐圧の劣化を防止するため５
Ｘ１０”Ｃ３Ｉ−”（４，５Ｘ１０”ｃｓ＋−”）とす
るのが好ましい。
ｎ中層（２７）の濃度が高いとしきい値の変動が少なく
なる理由は消去時のトンネル酸化膜中への正孔トラップ
が押えられることが一因であると考えられる。第７図は
トンネル部の拡大図で、破線で示した領域は空乏層を示
している。空乏層内では電子正孔対が生成するが、ｎ中
層（２７）の表面の空乏層厚はｎ＋層（２７）が高濃度
である程薄い、従って空乏層中の電界が低く空乏層中の
正孔がこの電界により加速されてトンネル酸化膜（２７
）中にトラップされるのを押える事が可能となる。また
、高濃度にするとｎ中層（２７）の横方向への回わり込
みも大きくなり、フィールド酸化膜下への侵入が大きい
、こる、この部分での空乏層厚は薄く、従って空乏層内
の正孔が基板に逃げるのを抑制する。正孔が基板に逃げ
ると全体の空乏層厚が増大するので好ましくない。従っ
て高濃度にすることによりｎ＋層（２７）がフィールド
酸化膜下に延びるようにする事が望ましい。
なる理由は消去時のトンネル酸化膜中への正孔トラップ
が押えられることが一因であると考えられる。第７図は
トンネル部の拡大図で、破線で示した領域は空乏層を示
している。空乏層内では電子正孔対が生成するが、ｎ中
層（２７）の表面の空乏層厚はｎ＋層（２７）が高濃度
である程薄い、従って空乏層中の電界が低く空乏層中の
正孔がこの電界により加速されてトンネル酸化膜（２７
）中にトラップされるのを押える事が可能となる。また
、高濃度にするとｎ中層（２７）の横方向への回わり込
みも大きくなり、フィールド酸化膜下への侵入が大きい
、こる、この部分での空乏層厚は薄く、従って空乏層内
の正孔が基板に逃げるのを抑制する。正孔が基板に逃げ
ると全体の空乏層厚が増大するので好ましくない。従っ
て高濃度にすることによりｎ＋層（２７）がフィールド
酸化膜下に延びるようにする事が望ましい。
第８図、第９図は本発明の他の実施例の製造工程を示し
、夫々第２図、第３図に対応している。
、夫々第２図、第３図に対応している。
本実施例では第８図（ｂ）（第９図ｂ）の工程でのｎ÷
層（２７）形成のためのヒ素（Ａｓ）イオン注入のドー
ズ量を３Ｘ１０”Ｃ３Ｉ−” とした。また、フォトレ
ジストマスク（２９）を用いて基板表面のシリコン酸化
膜（２６）を除去した後、リン（Ｐ）を４０ＫａＶ、２
Ｘ１０１４ａｍ’″８にてイオン注入するようにした（
第８図Ｃ９第９図Ｃ）、、他は先の実施例と同じである
。
層（２７）形成のためのヒ素（Ａｓ）イオン注入のドー
ズ量を３Ｘ１０”Ｃ３Ｉ−” とした。また、フォトレ
ジストマスク（２９）を用いて基板表面のシリコン酸化
膜（２６）を除去した後、リン（Ｐ）を４０ＫａＶ、２
Ｘ１０１４ａｍ’″８にてイオン注入するようにした（
第８図Ｃ９第９図Ｃ）、、他は先の実施例と同じである
。
この実施例においてもトンネル部のｎ中層（２７）のこ
の例では第８図（ｃ）で、フィールド酸化膜退行部へリ
ンを重ねてイオン注入しているため、製造後のｎ中層（
２７）端での絶縁膜厚ｄは５００Å以上となる。また、
トンネル部以外のｎ中層（２７） （２８）の濃度を押
えることが出来るのでその部分の横方向拡散が少なくチ
ャネル長しの制御性、ドレイン耐圧が良い。尚、２回目
のイオン注入工程（第８図Ｃ）でリンをイオン注入した
が、これはヒ素（Ａｓ）でも良い。
の例では第８図（ｃ）で、フィールド酸化膜退行部へリ
ンを重ねてイオン注入しているため、製造後のｎ中層（
２７）端での絶縁膜厚ｄは５００Å以上となる。また、
トンネル部以外のｎ中層（２７） （２８）の濃度を押
えることが出来るのでその部分の横方向拡散が少なくチ
ャネル長しの制御性、ドレイン耐圧が良い。尚、２回目
のイオン注入工程（第８図Ｃ）でリンをイオン注入した
が、これはヒ素（Ａｓ）でも良い。
以上の実施例においては薄い酸化膜領域はその２辺がフ
ィールド絶縁膜により画定される構造としたが、薄い酸
化膜領域をＸ方向にずらし、−辺のみがフィールド絶縁
膜により画定されるようにしても良い。
ィールド絶縁膜により画定される構造としたが、薄い酸
化膜領域をＸ方向にずらし、−辺のみがフィールド絶縁
膜により画定されるようにしても良い。
本発明によれば薄い酸化膜領域の少なくとも一辺がフィ
ールド酸化膜端部に接する構造としたので浮遊ゲートと
薄い酸化膜下のｎ中層の結合容量を小さくすることがで
き、書込み量が大きく誤読出しの少ないセルが得られる
。
ールド酸化膜端部に接する構造としたので浮遊ゲートと
薄い酸化膜下のｎ中層の結合容量を小さくすることがで
き、書込み量が大きく誤読出しの少ないセルが得られる
。
第１図は本発明の詳細な説明するための図、第２図及び
第３図はその製造工程断面図、第４図はセルの特性図、
第５図は書込み消去の繰返し回数に対するしきい値の特
性図、第６図はそのｎ中層ドーズ量依存性を示す図、第
７図はトンネル部の拡大図、第８図及び第９図は他の実
施例を説明する図、第１０図は従来例の図である。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 第２図 第３図 第４図 第７図 書込み消去品数（ω） ｎ十 ド−ス゛量（ｃｍ−２） 第 ６ 図 （ｅ） （ｅ）第８
図 第９図
第３図はその製造工程断面図、第４図はセルの特性図、
第５図は書込み消去の繰返し回数に対するしきい値の特
性図、第６図はそのｎ中層ドーズ量依存性を示す図、第
７図はトンネル部の拡大図、第８図及び第９図は他の実
施例を説明する図、第１０図は従来例の図である。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 第２図 第３図 第４図 第７図 書込み消去品数（ω） ｎ十 ド−ス゛量（ｃｍ−２） 第 ６ 図 （ｅ） （ｅ）第８
図 第９図
Claims (13)
- （１）電気的に書換え可能な不揮発性半導体記憶装置に
おいて、浮遊ゲートとの間でトンネル電流を流す絶縁薄
膜が、チャネル部に設けられた基板とは逆導電型の領域
上に形成され、この逆導電型領域は、メモリトランジス
タのドレイン領域に接続されると共に、前記絶縁薄膜の
少なくとも一辺が素子分離用の絶縁膜によって画定され
ている事を特徴とする不揮発性半導体記憶装置。 - （２）セル選択用の選択トランジスタのソース領域が前
記メモリトランジスタのドレイン領域に接続されている
事を特徴とする前記特許請求の範囲第１項記載の不揮発
性半導体記憶装置。 - （３）前記逆導電型領域のドーズ量が５×１０＾１＾３
ｃｍ＾−＾２以上である事を特徴とする前記特許請求の
範囲第１項記載の不揮発性半導体記憶装置。 - （４）前記逆導電型領域のドーズ量が２×１０＾１＾４
ｃｍ＾−＾２以上である事を特徴とする前記特許請求の
範囲第１項記載の不揮発性半導体記憶装置。 - （５）絶縁薄膜下の前記逆導電型領域の表面濃度が４．
５×１０＾１＾■ｃｍ＾−＾３以上である事を特徴とす
る前記特許請求の範囲第１項記載の不揮発性半導体記憶
装置。 - （６）絶縁薄膜下の前記逆導電型領域の表面濃度が１．
８×１０＾１＾■ｃｍ＾−＾３以上である事を特徴とす
る前記特許請求の範囲第１項記載の不揮発性半導体記憶
装置。 - （７）前記逆導電型領域の表面濃度が４．５×１０＾１
＾９ｃｍ＾−＾３以下である事を特徴とする前記特許請
求の範囲第５項記載の不揮発性半導記憶装置。 - （８）前記絶縁薄膜と素子分離用の絶縁膜との隣接部に
おいて、前記逆導電型領域の端部は前記浮遊ゲートが伸
びている前記素子分離用の絶縁膜下に延在している事を
特徴とする前記特許請求の範囲第１項記載の不揮発性半
導体記憶装置。 - （９）前記隣接部において、逆導電型領域端部の絶縁膜
厚が３００Å以上である事を特徴とする前記特許請求の
範囲第８項記載の不揮発性半導体記憶装置。 - （１０）前記逆導電型領域は全体に基板と逆導電型の不
純物が添加され、前記絶縁薄膜部下には更に基板と逆導
電型の不純物が重畳する如く添加されてなる事を特徴と
する前記特許請求の範囲第１項記載の不揮発性半導体記
憶装置。 - （１１）全体に添加された不純物はヒ素であり、重畳す
る如く添加された不純物がリンである事を特徴とする前
記特許請求の範囲第１０項記載の不揮発性半導体記憶装
置。 - （１２）浮遊ゲートとの間でトンネル電流を流す絶縁薄
膜が、チャネル部に設けられた基板とは逆導電型の領域
上に形成され、この逆導電型領域がメモリトランジスタ
のドレイン領域に接続された電気的に書換え可能な不揮
発性半導体記憶装置の製造方法において、ゲート絶縁膜
を形成後、少なくとも一辺が素子分離用の絶縁膜上に及
ぶ開口を有するマスク材を形成してゲート絶縁膜を除去
し、この除去部に前記トンネル電流を流す絶縁薄膜を形
成する事を特徴とする不揮発性半導体記憶装置の製造方
法。 - （１３）マスク材を用いてゲート絶縁膜を除去した後、
前記マスク材を用いて前記逆導電型領域が形成された基
板に対して更に基板と逆導電型不純物を導入する事を特
徴とする前記特許請求の範囲第１項記載の不揮発性半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028023A JP2760983B2 (ja) | 1987-02-12 | 1987-02-12 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028023A JP2760983B2 (ja) | 1987-02-12 | 1987-02-12 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63197378A true JPS63197378A (ja) | 1988-08-16 |
| JP2760983B2 JP2760983B2 (ja) | 1998-06-04 |
Family
ID=12237150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028023A Expired - Lifetime JP2760983B2 (ja) | 1987-02-12 | 1987-02-12 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760983B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120285A (en) * | 1977-03-29 | 1978-10-20 | Fujitsu Ltd | Manufacture of semiconductor |
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60244073A (ja) * | 1984-05-17 | 1985-12-03 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JPS60502128A (ja) * | 1983-08-29 | 1985-12-05 | シ−ク・テクノロジイ・インコ−ポレイテツド | 不揮発性ｍｏｓメモリ装置の製造方法 |
-
1987
- 1987-02-12 JP JP62028023A patent/JP2760983B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120285A (en) * | 1977-03-29 | 1978-10-20 | Fujitsu Ltd | Manufacture of semiconductor |
| JPS60502128A (ja) * | 1983-08-29 | 1985-12-05 | シ−ク・テクノロジイ・インコ−ポレイテツド | 不揮発性ｍｏｓメモリ装置の製造方法 |
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60244073A (ja) * | 1984-05-17 | 1985-12-03 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760983B2 (ja) | 1998-06-04 |
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| EXPY | Cancellation because of completion of term |