JPS60124965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60124965A JPS60124965A JP58233144A JP23314483A JPS60124965A JP S60124965 A JPS60124965 A JP S60124965A JP 58233144 A JP58233144 A JP 58233144A JP 23314483 A JP23314483 A JP 23314483A JP S60124965 A JPS60124965 A JP S60124965A
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- Japan
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- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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-
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Semiconductor Memories (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＳ（金属−絶縁物一半導体）型不揮発性
記憶素子およびＭＩＳ型電界効果形トランジスタの双方
を備えた半導体装置の製造方法に関するものである。
記憶素子およびＭＩＳ型電界効果形トランジスタの双方
を備えた半導体装置の製造方法に関するものである。
従来例の構成とその問題点
近年、半導体プロセス技術の進歩に伴ない、半導体集積
回路の高性能化、高機能化が進んでいる。この中でも同
一チップ上にＭＩＳ型不揮発性記憶素子を用いた電気的
書き換え可能なＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）とマイクロコンピュータなどの制御機能回路を共
存させるデ／＜−イスの要求が高まっている。例えば、
ＭＩＳ型不揮発性記憶素子の１つとして、半導体基板上
の薄い酸化シリコン膜ヒに窒化シリコン膜を形成し、そ
のＬに金属電極を形成したＭＮＯ３（金属−窒化シリコ
ン膜−酸化シリコンＩＩ！−半導体）構造の不揮発性メ
モリトランジスタがよく知られている。そして、このＭ
ＮＯ３型不揮発性メモリトランジスタを用いたメモリ回
路と、このメモリ回路をコントｔｅｌ−ルする制御回路
を同一チップに共存させたＭＮＯＳメモリ内臓ｌチップ
マイクロコンピュータの必要性が高まっている。
回路の高性能化、高機能化が進んでいる。この中でも同
一チップ上にＭＩＳ型不揮発性記憶素子を用いた電気的
書き換え可能なＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）とマイクロコンピュータなどの制御機能回路を共
存させるデ／＜−イスの要求が高まっている。例えば、
ＭＩＳ型不揮発性記憶素子の１つとして、半導体基板上
の薄い酸化シリコン膜ヒに窒化シリコン膜を形成し、そ
のＬに金属電極を形成したＭＮＯ３（金属−窒化シリコ
ン膜−酸化シリコンＩＩ！−半導体）構造の不揮発性メ
モリトランジスタがよく知られている。そして、このＭ
ＮＯ３型不揮発性メモリトランジスタを用いたメモリ回
路と、このメモリ回路をコントｔｅｌ−ルする制御回路
を同一チップに共存させたＭＮＯＳメモリ内臓ｌチップ
マイクロコンピュータの必要性が高まっている。
しかし、このようなＭＩＳ型不揮発性素子からなるメモ
リ回路部と、ＭＩＳ型電界効果形トランジスタからなる
周辺回路部を同一基板−にに共存させた半導体装置を実
現するためには、メモリ回路部および周辺回路部共に高
集積化が必要となる。
リ回路部と、ＭＩＳ型電界効果形トランジスタからなる
周辺回路部を同一基板−にに共存させた半導体装置を実
現するためには、メモリ回路部および周辺回路部共に高
集積化が必要となる。
従って従来からメモリ回路部、周辺回路部共に寸法微細
化の試みがなされてきた。
化の試みがなされてきた。
しかしながら、ＭＩＳ型不揮発性記憶素子からなるメモ
リ回路部を、ＭＩＳ型電界効果形トランジスタからなる
周辺回路部と同じように寸法微細化を行なってゆくと、
ＭＩＳ型不揮発性記憶素子のドレインＩＩＩＩＪ１１二
が低下し、メモリ回路設計上の問題が生しるといった欠
点を治していた。
リ回路部を、ＭＩＳ型電界効果形トランジスタからなる
周辺回路部と同じように寸法微細化を行なってゆくと、
ＭＩＳ型不揮発性記憶素子のドレインＩＩＩＩＪ１１二
が低下し、メモリ回路設計上の問題が生しるといった欠
点を治していた。
例えば、ＭＩＳ型不揮発性記憶素子の代表的なものであ
るＭＮＯ３型不揮発性メモリトランジスタでは、書き込
み消去の際に２０〜３０Ｖ程度の高電圧を印加する。そ
こで、酸化シリコン膜と窒化シリコン膜の界面または、
その近傍の窒化シリコン膜バルク中にイ１在するトラッ
プに、半導体側から電気的な電荷の注入・蓄積を行ない
、トランジスタのしきい値電圧を変化させ情報を記憶さ
せることを原理とする。従って、情報書き換えの際にド
レイン領域に２０〜３０Ｖの高電圧を印加させることが
ある。この場合、ＭＮＯ３型不揮発性メモリトランジス
タと同一基板上に共存させるＭＩＳ型電界効果形トラン
ジスタと同様に寸法微細化を進めると、ドレイン領域近
傍のチャネル領域での電界集中が非常に大きくなる。こ
の結果、ドレイン耐圧が低下してしまい、メモリ回路設
計」−の問題が生し、ＭＮＯ３型不揮発性メモリトラン
ジスタとＭＩＳ型電界効果形トランジスタとを同一基板
ｌ二に共存させることを困難としていた。
るＭＮＯ３型不揮発性メモリトランジスタでは、書き込
み消去の際に２０〜３０Ｖ程度の高電圧を印加する。そ
こで、酸化シリコン膜と窒化シリコン膜の界面または、
その近傍の窒化シリコン膜バルク中にイ１在するトラッ
プに、半導体側から電気的な電荷の注入・蓄積を行ない
、トランジスタのしきい値電圧を変化させ情報を記憶さ
せることを原理とする。従って、情報書き換えの際にド
レイン領域に２０〜３０Ｖの高電圧を印加させることが
ある。この場合、ＭＮＯ３型不揮発性メモリトランジス
タと同一基板上に共存させるＭＩＳ型電界効果形トラン
ジスタと同様に寸法微細化を進めると、ドレイン領域近
傍のチャネル領域での電界集中が非常に大きくなる。こ
の結果、ドレイン耐圧が低下してしまい、メモリ回路設
計」−の問題が生し、ＭＮＯ３型不揮発性メモリトラン
ジスタとＭＩＳ型電界効果形トランジスタとを同一基板
ｌ二に共存させることを困難としていた。
発明の目的
本発明の目的は、上記問題に鑑み、ＭＩＳ型不揮発性記
憶素子およびＭＩＳ型電界効果形トランジスタの双方を
回−チップ１；に共存させた半導体装置を微細化するに
際し、ＭＩＳ型不揮発性記憶素子のドレイン耐圧の低下
を防ぐことのできる製造方法を提供することにある。
憶素子およびＭＩＳ型電界効果形トランジスタの双方を
回−チップ１；に共存させた半導体装置を微細化するに
際し、ＭＩＳ型不揮発性記憶素子のドレイン耐圧の低下
を防ぐことのできる製造方法を提供することにある。
発明の構成
Ｉ−記１」的達成のため、本発明では一導°眠型の半導
体基板１．に成長させた、これとは逆導電型のエピタキ
シャル層を分離して形成した少なくとも２個のエピタキ
シャル層領域の一力にＭＩＳ型電界効果形トランジスタ
を形成し、他方にＭＩＳ型不揮発性記憶素子を形成する
にあたり、前記ＭＩＳ型電界効果形トランジスタのソー
スならびにトレイン領域を１種類の不順物による拡散層
により形成し、前記ＭＩＳ型不揮発性記憶素子のソース
ならびにトレイン領域を２種類の不純物による拡散領域
に形成するようにした。
体基板１．に成長させた、これとは逆導電型のエピタキ
シャル層を分離して形成した少なくとも２個のエピタキ
シャル層領域の一力にＭＩＳ型電界効果形トランジスタ
を形成し、他方にＭＩＳ型不揮発性記憶素子を形成する
にあたり、前記ＭＩＳ型電界効果形トランジスタのソー
スならびにトレイン領域を１種類の不順物による拡散層
により形成し、前記ＭＩＳ型不揮発性記憶素子のソース
ならびにトレイン領域を２種類の不純物による拡散領域
に形成するようにした。
１−記のような製造方法によれば、ＭＩＳ型不揮発性記
憶素−ｒおよびＭＩＳ型電界効果形トランジスタの双方
を回−・基板−ヒに共存させた半導体装置の微細化に際
し、ＭＩＳ型不揮発性記憶素子のドレイン耐圧の低ドを
防ぐことが可能となり、より高密度な゛１′−導体装順
を実現することができるようになった。
憶素−ｒおよびＭＩＳ型電界効果形トランジスタの双方
を回−・基板−ヒに共存させた半導体装置の微細化に際
し、ＭＩＳ型不揮発性記憶素子のドレイン耐圧の低ドを
防ぐことが可能となり、より高密度な゛１′−導体装順
を実現することができるようになった。
実施例の説１！１１
以下、本発明の具体的な実施例を図１荀をＪｌｌ １／
）て説明する。
）て説明する。
第１図〜第６図は本発明の製造方法の一実施例で、まず
、第１図に示すように、−導゛取型？１′、導体基板と
してのＮ型シリコン基板ｌ上（と、これとＬｉ逆導電型
としてＰ型のエピタキシャル層２をジクロクシラン（Ｓ
ｉｌｌ−ＣＩ−）の熱分解によるエピタキシャルｔｔｉ
法により約１０トｍ成長させる。さらに、Ｎ型拡散層３
を通常の不純物拡散技術により形成し、Ｐ型エピタキシ
ャル層２を島状に分離する。次に、第２図に示すように
、Ｐ型エピタキシャル層２全１６１に二酸化シリコン膜
４を約５００八形成する。さらにその士に窒化シｌノコ
ンＩＩ桑５を１２００Ａ程度形成した後、素子分離のた
めＩうｉ定のｌ侶り）の窒化シリコン膜５およびｌ二酸
化シ１ノコンＩＩ！Ｊ ４ ｅ既知のノオト工・ンチン
グ技術で工・ンチングを′４ｉなう。
、第１図に示すように、−導゛取型？１′、導体基板と
してのＮ型シリコン基板ｌ上（と、これとＬｉ逆導電型
としてＰ型のエピタキシャル層２をジクロクシラン（Ｓ
ｉｌｌ−ＣＩ−）の熱分解によるエピタキシャルｔｔｉ
法により約１０トｍ成長させる。さらに、Ｎ型拡散層３
を通常の不純物拡散技術により形成し、Ｐ型エピタキシ
ャル層２を島状に分離する。次に、第２図に示すように
、Ｐ型エピタキシャル層２全１６１に二酸化シリコン膜
４を約５００八形成する。さらにその士に窒化シｌノコ
ンＩＩ桑５を１２００Ａ程度形成した後、素子分離のた
めＩうｉ定のｌ侶り）の窒化シリコン膜５およびｌ二酸
化シ１ノコンＩＩ！Ｊ ４ ｅ既知のノオト工・ンチン
グ技術で工・ンチングを′４ｉなう。
次に第３図に示すように通常の熱酸イヒ／１．４こより
フィールド酸化膜６を０．８疼ｍｆ）！ｌ負Ｊ形成した
１炎。
フィールド酸化膜６を０．８疼ｍｆ）！ｌ負Ｊ形成した
１炎。
窒化シリコン膜５とその直下の一酸イヒシｌノコンＩＩ
り４を順次エツチングして除去し、その後５００〜７０
０Ａ程度のゲート酸化膜７を熱酸化法により形成する。
り４を順次エツチングして除去し、その後５００〜７０
０Ａ程度のゲート酸化膜７を熱酸化法により形成する。
さらに、ＭＮＯ５型不揮発性メモリトランジスタを形成
すべき所定の部分は、先に形成されたゲート酸化膜７を
、既知のフォトエツチング技術でエツチング部分した後
、このエツチング部分に２０Ａ程度の薄い二酸化シリコ
ンｌ＆Ｉ ８ ヲｇｏｏ℃、酸素雰囲気中で酸化して形
成する。
すべき所定の部分は、先に形成されたゲート酸化膜７を
、既知のフォトエツチング技術でエツチング部分した後
、このエツチング部分に２０Ａ程度の薄い二酸化シリコ
ンｌ＆Ｉ ８ ヲｇｏｏ℃、酸素雰囲気中で酸化して形
成する。
さらにＡ４図に示すように、ゲート酸化Ｈ７上および薄
し・−、−ｆｆ臭臭化シリコ成膜８１に、それぞれシラ
ン（ＳｕｌＪとアンモニア（ＭＨｚ）の化学反応にもと
づく気相成長法によって、ＮＨｓ／ＳｉＨや＝ １００
．７５０℃の条ヂ１下で窒化シリコン１ＩＩ９を約５０
０Ａ形成する。
し・−、−ｆｆ臭臭化シリコ成膜８１に、それぞれシラ
ン（ＳｕｌＪとアンモニア（ＭＨｚ）の化学反応にもと
づく気相成長法によって、ＮＨｓ／ＳｉＨや＝ １００
．７５０℃の条ヂ１下で窒化シリコン１ＩＩ９を約５０
０Ａ形成する。
次いで窒化シリコンＩＩＩ ９ ににポリシリコン膜１
゜を約４０００Ａ形成させ、その後ゲート電極構造とな
りうる部分のみをポリシリコン膜１ｏ、窒化シリコン膜
９および酸化ＩＩ！７のそれぞれを既知のフォトエツチ
ング技術によりエツチングを行ない１通常のＭＮＯ３型
電界効果形トランジスタおよびＭＮＯ８型不揮発性メモ
リトランジスタのポリシリコン膜ｌＯによるゲート電極
を同時に形成する。
゜を約４０００Ａ形成させ、その後ゲート電極構造とな
りうる部分のみをポリシリコン膜１ｏ、窒化シリコン膜
９および酸化ＩＩ！７のそれぞれを既知のフォトエツチ
ング技術によりエツチングを行ない１通常のＭＮＯ３型
電界効果形トランジスタおよびＭＮＯ８型不揮発性メモ
リトランジスタのポリシリコン膜ｌＯによるゲート電極
を同時に形成する。
次に、ゲート電極フィールド酸化ＩＩ！Ｊ６をマスクと
して、不純物の１種類としてヒ素（＾Ｓ）を用い、コレ
を全面に打ち込ミ（４０ＫｅＶ Ｘ １０”’ｃｍ一つ
、ＭＮＯ３型電界効果形トランジスタおよびＭＮＯ５型
不揮発性メモリトランジスタのソース、トレインとなり
うる領域に、拡散領域１１を形成させる。
して、不純物の１種類としてヒ素（＾Ｓ）を用い、コレ
を全面に打ち込ミ（４０ＫｅＶ Ｘ １０”’ｃｍ一つ
、ＭＮＯ３型電界効果形トランジスタおよびＭＮＯ５型
不揮発性メモリトランジスタのソース、トレインとなり
うる領域に、拡散領域１１を形成させる。
その後、第５図に示すようにフォトレジスト１２、フィ
ールド酸化膜６およびポリシリコン膜ｔ。
ールド酸化膜６およびポリシリコン膜ｔ。
によるゲート電極をマスクとして、ＭＮＯ３型不揮発性
メモリトランジスタのソース、ドレインとなりうる領域
のみに不純物の他のＭ類として、リン（Ｐ）を用い、コ
レを打ち込ｈ （１００ＫｅＶ、５Ｘ１０”ｃａＩ−Ｊ
） 、リンによる拡散領域１３を形成し、１−記のヒ素
による拡散領域１１μの２重拡散層を形成する。
メモリトランジスタのソース、ドレインとなりうる領域
のみに不純物の他のＭ類として、リン（Ｐ）を用い、コ
レを打ち込ｈ （１００ＫｅＶ、５Ｘ１０”ｃａＩ−Ｊ
） 、リンによる拡散領域１３を形成し、１−記のヒ素
による拡散領域１１μの２重拡散層を形成する。
次いで、第６図に示すように、公知の気相成長法により
、二酸化シリコン膜１４を全面に被着した後、ソース、
ドレインの押し込みと二酸化シリコン１模１４の緻密化
のために、 １０００°Ｃ，ｔＳ分間のＮ・雰囲気中で
の熱処理を行なう。＠後にソース、ドレイン領域に電極
を設けるために、二酸化シリコン膜１４を既知のフォト
エツチング技術によりコンタクト孔を開孔し、それぞれ
の領域にアルミニュウム電極１５を形成し、ＭＮＯ３５
不揮発性メモリトランジスタとＭＮＯ５型電界効果形ト
ランジスタの双方を備えた半導体装置を作製することが
できた。
、二酸化シリコン膜１４を全面に被着した後、ソース、
ドレインの押し込みと二酸化シリコン１模１４の緻密化
のために、 １０００°Ｃ，ｔＳ分間のＮ・雰囲気中で
の熱処理を行なう。＠後にソース、ドレイン領域に電極
を設けるために、二酸化シリコン膜１４を既知のフォト
エツチング技術によりコンタクト孔を開孔し、それぞれ
の領域にアルミニュウム電極１５を形成し、ＭＮＯ３５
不揮発性メモリトランジスタとＭＮＯ５型電界効果形ト
ランジスタの双方を備えた半導体装置を作製することが
できた。
本実施例では、Ｐ型のエピタキシャル層を用い、Ｎチャ
ネル型のＭＩＳ型トランジスタを形成する場合について
説すＪを行なってきたが、Ｐチャネル型のＭＩＳ型トラ
ンジスタを使用できることはもちろんである。また、本
実施例ではＭＩＳ型不揮発性記憶素ｆ・とじてＭＮＯ３
型不揮発性メモリトランジスタを用いた場合についで述
べたが。
ネル型のＭＩＳ型トランジスタを形成する場合について
説すＪを行なってきたが、Ｐチャネル型のＭＩＳ型トラ
ンジスタを使用できることはもちろんである。また、本
実施例ではＭＩＳ型不揮発性記憶素ｆ・とじてＭＮＯ３
型不揮発性メモリトランジスタを用いた場合についで述
べたが。
ゲート絶縁膜として窒化シリコン膜の代わりに、例えば
酸化アルミニュウム（Ａ１１０３）、酸化タンタル（Ｔ
ａ、’、ＤＪ） 等の高誘電体膜を用いてよいことはい
うまでもない。
酸化アルミニュウム（Ａ１１０３）、酸化タンタル（Ｔ
ａ、’、ＤＪ） 等の高誘電体膜を用いてよいことはい
うまでもない。
発明の効果
り記のようにして得られた半導体装置は、ＭＮＯ３型不
揮発性メモリトランジスタのソース、ドレイン領域をヒ
素とリンの２種類の不純物による２重拡散により形成し
ているため、ヒ素のみでソース、ドレイン領域を形成し
たＭＮＯ５型不揮発性メモリトランジスタのドレイン耐
圧（１０−１５■）に比べ、 ５〜ｌ０ＶＩＴＩ＃圧を
向上させることがＯ（能となり、ＭＮＯ３型不揮発性メ
モリトランジスタとＭＮＯ３型電界効果形トランジスタ
の双方を同一チップ上に共存させた半導体装置の微細化
における問題を解決することができた。
揮発性メモリトランジスタのソース、ドレイン領域をヒ
素とリンの２種類の不純物による２重拡散により形成し
ているため、ヒ素のみでソース、ドレイン領域を形成し
たＭＮＯ５型不揮発性メモリトランジスタのドレイン耐
圧（１０−１５■）に比べ、 ５〜ｌ０ＶＩＴＩ＃圧を
向上させることがＯ（能となり、ＭＮＯ３型不揮発性メ
モリトランジスタとＭＮＯ３型電界効果形トランジスタ
の双方を同一チップ上に共存させた半導体装置の微細化
における問題を解決することができた。
第１図〜第６図は本発明方法の一実施例としての工程を
示す説明図である。 １・・・−導電型半導体基板 ２・・・逆導電型エピタ
キシャル層 代理人 弁理士 大 島 −公
示す説明図である。 １・・・−導電型半導体基板 ２・・・逆導電型エピタ
キシャル層 代理人 弁理士 大 島 −公
Claims (2)
- （１）−導電型の半導体基板上に成長させた、これとは
逆導電型のエピタキシャル層を分離して形成した少なく
とも２個のエピタキシャル島領域の一方にＭＩＳ型電界
効果形トランジスタを形成し、他力にＭＩＳ型不揮発性
記憶素子を形成するにあたり、前記ＭＩＳ型電界効果形
トランジスタのソースならひにドレイン領域を１種類の
不順物による拡散層により形成し、前記ＭＩＳ型不揮発
性記憶素子のソースならびにドレイン領域を２種類の不
純物による拡散領域に形成することを特徴とする半導体
装置の製造方法。 - （２）不純物としてヒ素とリンとを用いた特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233144A JPS60124965A (ja) | 1983-12-10 | 1983-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233144A JPS60124965A (ja) | 1983-12-10 | 1983-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124965A true JPS60124965A (ja) | 1985-07-04 |
Family
ID=16950408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233144A Pending JPS60124965A (ja) | 1983-12-10 | 1983-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124965A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193165A (ja) * | 1986-02-18 | 1987-08-25 | Matsushita Electronics Corp | 相補型ｍｉｓ集積回路の製造方法 |
| JPS6384167A (ja) * | 1986-09-29 | 1988-04-14 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS63197378A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH0690007A (ja) * | 1992-09-09 | 1994-03-29 | Sumitomo Metal Ind Ltd | 半導体装置 |
| JPH06295990A (ja) * | 1993-12-27 | 1994-10-21 | Nippondenso Co Ltd | 相補形ｍｉｓトランジスタの製造方法 |
-
1983
- 1983-12-10 JP JP58233144A patent/JPS60124965A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193165A (ja) * | 1986-02-18 | 1987-08-25 | Matsushita Electronics Corp | 相補型ｍｉｓ集積回路の製造方法 |
| JPS6384167A (ja) * | 1986-09-29 | 1988-04-14 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS63197378A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH0690007A (ja) * | 1992-09-09 | 1994-03-29 | Sumitomo Metal Ind Ltd | 半導体装置 |
| JPH06295990A (ja) * | 1993-12-27 | 1994-10-21 | Nippondenso Co Ltd | 相補形ｍｉｓトランジスタの製造方法 |
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