JPS63199437A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に、半導体装置のボンデ
ィングパッド部の構造に関する。本発明は例えば、ＭＯ
８集積回路またはバイポーラ集積回路等に使用される。

し従来の技術］ 関連する従来技術が以下に説明される。

半導体チップと外部回路との接続のために使用される各
種の接続技術は周知である。ワイヤボンディング法、フ
リップチップ法、ビームリード法、テープボンディング
法は上記接続技術の代表例である。どの接続技術を使用
する場合においても、半導体チップ表面にボンディング
パッドと呼ばれる電極領域が形成され、上記のボンディ
ングパッド表面に直接またはバンプ等を介して、リード
電極が接続される。、上記のボンディングパッドとリー
ドの接続□のために、両者を加圧する事は周知である。

また半導体チップのテストのために、上記ボンディング
パッドにテスト用プローブ剣を圧接する事もまた周知で
ある。

上記半導体製造装置の説明から、ボンディングパッド部
が特に機械的に圧力を受ける部位である事に留意された
い。

［発明が解決しようとする問題点］ 上記先行技術にも関らず、改善が期待される第１の問題
は、 上記ボンディングパッド電極と、その直下にフィールド
絶縁膜を介して接する半導体基板（またはウェル領域）
表面が短絡しやすい事である。上記問題は以下の情況に
おいて発生しやすい、、Ｆｇも、第１の短絡要因はリー
ドとの接続時のフィールド絶縁膜の損傷であり、第２の
短絡要因はナス１−用プローブ針の圧接時のフィールド
絶縁膜の損傷であり、第３の短絡要因はフィールド絶縁
膜の耐圧不良であり、第４の短絡要因は使用時の高電圧
入力である。もちろん、他にも多くの知略要因が有り、
それらはチップ歩留まりを低下させる。

上記問題は多数のボンディングパッド部を持つＬＳＩに
おいて、特に重要である。なぜならＬＳＩにおいて、あ
る程疫の電流密度と低抵抗率を要求されるホンディング
パッド部の縮小には限界があり、高集積化するに従って
端子数が増加するからである。例えば、ある種の論理Ｌ
Ｓｒは数百の端子を持つチップが使用されている。

本発明は上記問題点を改良する事を目的とする。

従って、本発明の具体的な第１の目的は、半導体装置の
ボンディングパッド部の歩留りと信頼性を改善する事で
ある。本発明の他の目的はボンディングパッド部の上記
改善を低コストに実施する事である。

［問題点を解決するための手段及び作用］本発明の基本
的構成は、 第１導電形基板または第１導電形ウェル領域と、上記基
板またはウェル領域の表面に形成された絶縁膜と、該絶
縁膜上に設置されたボンディングパッド電極と、を有す
る半導体装置において、上記絶縁膜を介して上記ボンデ
ィングパッド電極と対向する上記基板またはウェル領域
表面に、第２導電形アイソレーシヨン領域を設置する事
を特徴とする半導体装置である。

本発明の他の構成は上記ボンディングパッド電極と上記
アイソレーション領域は上記絶縁膜を貫通するコンタク
トホールによって接続される事である。

本発明の構成要件が以下に略述される。

上記第１導電形ウェル領域は当然第２導電形基板表面に
イオン注入などの方法によって形成される。

上記ボンディングパッド電極は一般に方形のアルミ電極
である。

上記第２導電形アイソレーシヨン領域は上記方形ボンデ
ィングパッド電極よりも広い平面積を有する。

このようにすれば、上記ボンディングパッド電極とその
直下の基板（またはウェル領域）間の絶縁耐圧が改善さ
れる。さらに、外部から端子を介して上記ボンディング
パッド電極に入力される過大な電圧に耐える集積回路を
＠戒できる。また、上記アイソレーション領域上の絶縁
膜が製造時または使用時に劣化しても、致命的な短絡事
故が発生ずる事を防止する。機械的圧力を受けやすい上
記ボンディングパッド部の耐圧を改善する本発明はほと
んど製造上のコスト追加を要求しない。

本発明の他の特徴と効果は以下の実施例によって理解さ
れるであろう。

［実流例１ 第１図は本発明の半導体装置の態様を表わす断面図であ
る。

１はパシベーション用絶縁膜である。

２はボンディングパッド用アルミ電極である。

３はフィールド酸化膜である。

４はＰ十形浮遊領域である。

５はＮ形基板である。

外部（端子）へのボンディングパッド部の電極金属２（
通常、アルミが用いられる）に絶縁用酸化膜３を介して
、Ｐ十浮遊領域４が設置される。

このＰ十浮遊領域４は、電極金属領域分より巾Ｘだけ広
く設定される。これはマスク合せずれ、拡散拡がり等に
よるずれ分を補うためである。１例において領域４は電
極２より数μｍ〜士数μｍ捏度広くされる。もちろん、
ボンディングパッド電極２から引き出される配線部分に
おいて、上記ＩＪＸは設定する必要はない。

第１図は、ＰＭＯ８またはＰウェルＣＭＯ８ＴＣのワイ
ヤボンディングパッド部に特に、好適である。

第１図の１実施例において、アルミ電極２はＰＭＯＳト
ランジスタのオープンドレイン電極に接続される。アル
ミ電極２にはＮ−基板５の電極よりも負の電圧が印加さ
れる。

第１図において、もしアルミ電極２とＰ影領域４とが酸
化膜３のピンホール等により導通しても、Ｎ−基板５と
アルミ電極２は導通せず、Ｎ−基板５に対しては大面積
のＰＮダイオードが逆方向に接続された状態となる。た
だし、電極２は基板５と同じか、または負の電圧を持つ
と仮定する。

従って、この電極端子の出力耐圧は、ＰＭＯＳトランジ
スタのオープンドレイン使用時の耐圧、−７＝ あるいは、上記ＰＮダイオードの逆耐圧のどちらか低い
方まで保証できる。なお、上記浮遊領域４とボンディン
グパッドＩｆＩ＃Ａ２のコンタクトを予め取る事も可能
である。

他の実施例 第２の実施例を第２図に示す。

第２の実施例はＮ−基板５上にＰウェル領域７を設置し
、Ｐウェル領域７の表面にＮ十浮遊電位領域６を設置す
るものである。第２図は第１図とは逆にアルミ電極２に
Ｐウェル領域７の電位Ｊ：す１の電圧を印加する実施例
である。ボンディングパッド電極２にＮＭＯ８ｌ−ラン
ジスタのオープンドレイン電極（記載は省略）が接続さ
れる。たとえば上記オープンドレイン出力電圧はＯＶ　
（ＧＮＤ）〜数十Ｖである。上記ＮＭＯ８Ｉ−ランジス
タのオープンドレインはＮ十領域である。Ｐ−ウェル領
域７はアルミ配Ｆｉ！層９とＰ＋コンタクト領域８を介
してＯＶまたは最も低い電位ＶＳ８に保持されている。

この時、ボンディングパッド電極２とＮ十領域６とが導
通しても、大面積のＰＮダイオードが逆方向に接続され
た状態となる。

上記第１．２の実施例では、ＭＯ８ＩＣの例を示したが
、バイポーラＩＣでも同様である。

［効果］ 上記説明から理解されるように、本発明の第１の効果は
、ボンディングパッド部の製造歩留りが改善され、使用
時の信頼性が改善される事である。

本発明の第２の効果は上記歩留り及び信頼性の改善をロ
ス１−増加なしに実施できることである。

【図面の簡単な説明】

第１図は本発明の半導体装置のボンディングパッド部の
断面図である。 第２図は第１図の変形実施例を表わす断面図である。 特許出願人　　　　　日本電装株式会社代理人　　　　
　　弁理士　大川　広 間　　　　　　　弁理士　丸山明夫 第２図

Claims (3)

【特許請求の範囲】
1. （１）第１導電形基板または第１導電形ウェル領域と、
   上記基板またはウェル領域の表面に形成された絶縁膜と
   、該絶縁膜上に設置されたボンディングパッド電極と、
   を有する半導体装置において、上記絶縁膜を介して上記
   ボンディングパッド電極と対向する上記基板またはウェ
   ル領域表面に、第２導電形アイソレーション領域を設置
   する事を特徴とする半導体装置。
2. （２）上記ボンディングパッド電極と上記アイソレーシ
   ヨン領域は上記絶縁膜を貫通するコンタクトホールによ
   つて接続される事を特徴とする第１項記載の半導体装置
   。
3. （３）上記アイソレーション領域は上記基板またはウェ
   ル領域表面に設置された他の回路素子の第２導電形領域
   と同一工程で形成される事を特徴とする第１項記載の半
   導体装置。