JPH02192731A - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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- JPH02192731A JPH02192731A JP1012371A JP1237189A JPH02192731A JP H02192731 A JPH02192731 A JP H02192731A JP 1012371 A JP1012371 A JP 1012371A JP 1237189 A JP1237189 A JP 1237189A JP H02192731 A JPH02192731 A JP H02192731A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタ及びその製造方法、
特に、高速化、微細化、高集積化に適応したバイポーラ
トランジスタ及びその製造方法に関する。
特に、高速化、微細化、高集積化に適応したバイポーラ
トランジスタ及びその製造方法に関する。
近年、半導体装置の高速化、高集積化に向けて、活発な
研究開発が進められている。特に化合物半導体等のへテ
ロ接合を利用したバイポーラトランジスタ（以下、ＨＢ
Ｔと称す）は、ベースを高ドーピングしてもエミッタ注
入効率を高く保てるため、高利得で高速性能を有するデ
バイスとして注目されている。このＨＢ Ｔは低温再成
長可能な分子線エピタキシャル成長法、マイグレーショ
ン・エンハンスド・エピタキシャル成長法、有機金属気
相成長法、イオン注入技術等の化合物半導体及び絶縁体
の薄膜多層プロセス技術の進展に伴い、その実現が可能
となった。
研究開発が進められている。特に化合物半導体等のへテ
ロ接合を利用したバイポーラトランジスタ（以下、ＨＢ
Ｔと称す）は、ベースを高ドーピングしてもエミッタ注
入効率を高く保てるため、高利得で高速性能を有するデ
バイスとして注目されている。このＨＢ Ｔは低温再成
長可能な分子線エピタキシャル成長法、マイグレーショ
ン・エンハンスド・エピタキシャル成長法、有機金属気
相成長法、イオン注入技術等の化合物半導体及び絶縁体
の薄膜多層プロセス技術の進展に伴い、その実現が可能
となった。
ＨＢ Ｔにおいて、その高速化、高周波化、及び高集積
化を実現するために、セルファライン化。
化を実現するために、セルファライン化。
微細化、及びデバイス特性の均一化を可能としたデバイ
ス構造及びその製作プロセス技術の開発が重要な役割を
果たす。
ス構造及びその製作プロセス技術の開発が重要な役割を
果たす。
第３図は従来のＨＢＴの断面構造図で、半絶縁性ＧａＡ
ｓ基板１上に形成されたｎ−ＧａＡｓコレクタ層２上に
、ｐ−ＧａＡｓベース層３及びｎＡｌＧａＡｓエミッタ
Ｎ４を順次形成したものである（Ｐ、Ｍ、Ａｓｂｅｃｋ
他、“（Ｇａ、 ＡＩ）八ｓ／ＧａＡｓ ｂｉｐ。
ｓ基板１上に形成されたｎ−ＧａＡｓコレクタ層２上に
、ｐ−ＧａＡｓベース層３及びｎＡｌＧａＡｓエミッタ
Ｎ４を順次形成したものである（Ｐ、Ｍ、Ａｓｂｅｃｋ
他、“（Ｇａ、 ＡＩ）八ｓ／ＧａＡｓ ｂｉｐ。
ｌａｒ ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ ｄｉｇｉｔ
ａｌ ｊｎｔｅｇｒａｔｅｄ ｃｊｒｃｕｉｔｓ″、
ｒＥｏＭ、 ｐ、 ６２９．１９８１） 、このトラン
ジスタ構造は、基板上に積層形成された最上層のｎ−Ａ
＃ＧａＡｓ層上に所定のパターンを有するマスクを用い
てＡｕＧｅエミッタ電極４４を形成し、更にウェット・
エツチング法によってメサ形エミッタ層４を形成した後
、所定のパターンを有するＡｕＺｎベース電極３３を形
成し、また、その下層ｐＧａＡｓ層を同じく選択的にエ
ツチングしてメサ形ベース層３を形成し、最後に露出し
たｎ−ＧａＡｓコレクタ層２上にＡｕＧｅコレクタ電極
２２を形成して作られたものである。
ａｌ ｊｎｔｅｇｒａｔｅｄ ｃｊｒｃｕｉｔｓ″、
ｒＥｏＭ、 ｐ、 ６２９．１９８１） 、このトラン
ジスタ構造は、基板上に積層形成された最上層のｎ−Ａ
＃ＧａＡｓ層上に所定のパターンを有するマスクを用い
てＡｕＧｅエミッタ電極４４を形成し、更にウェット・
エツチング法によってメサ形エミッタ層４を形成した後
、所定のパターンを有するＡｕＺｎベース電極３３を形
成し、また、その下層ｐＧａＡｓ層を同じく選択的にエ
ツチングしてメサ形ベース層３を形成し、最後に露出し
たｎ−ＧａＡｓコレクタ層２上にＡｕＧｅコレクタ電極
２２を形成して作られたものである。
ＨＢＴの高速化をはかるためには、ベース層。
コレクタ層をかなり薄く形成することによって、デバイ
スの遅延時間をできるだけ短縮する必要がある。ところ
が、このような従来のＨＢ’Ｔにおいては、ベース層及
びコレクタ層へのオーミック・コンタクトを取るために
、前述したようにエツチング法を用いていた。しかしな
がら、エンチング工程においては、そのエツチング・レ
ートの再現性、サイド・エツチングの制御及び基板面内
の均一性を十分に制御することがプロセス上極めて煩雑
であった。特に、ベース層及びコレクタ層が薄くなれば
なるほど基板面内のデバイス特性のばらつきが顕著にな
っていた。また、サイド・エツチング効果のため、デバ
イスの微細化は不可能であった。以上述べたことから、
このような従来の構造は、単体レベルのデバイスを実現
できても、その高速化、微細化及び高集積化が不可能と
いう欠点があった。
スの遅延時間をできるだけ短縮する必要がある。ところ
が、このような従来のＨＢ’Ｔにおいては、ベース層及
びコレクタ層へのオーミック・コンタクトを取るために
、前述したようにエツチング法を用いていた。しかしな
がら、エンチング工程においては、そのエツチング・レ
ートの再現性、サイド・エツチングの制御及び基板面内
の均一性を十分に制御することがプロセス上極めて煩雑
であった。特に、ベース層及びコレクタ層が薄くなれば
なるほど基板面内のデバイス特性のばらつきが顕著にな
っていた。また、サイド・エツチング効果のため、デバ
イスの微細化は不可能であった。以上述べたことから、
このような従来の構造は、単体レベルのデバイスを実現
できても、その高速化、微細化及び高集積化が不可能と
いう欠点があった。
本発明の目的は、上記の問題点を解決し、高速化、微細
化、高集積化に適応したバイポーラトランジスタ及びそ
の製造方法を捉供することにある。
化、高集積化に適応したバイポーラトランジスタ及びそ
の製造方法を捉供することにある。
本発明は、半絶縁性基板上に形成されたコレクタ層、ベ
ース層、エミッタ層を有するバイポーラトランジスタに
おいて、 コレクタ電極またはエミッタ電極が前記コレクタ層また
は前記エミッタ層の中に埋め込まれ、ベース電極が前記
ベース層の中に埋め込まれていることを特徴とする。
ース層、エミッタ層を有するバイポーラトランジスタに
おいて、 コレクタ電極またはエミッタ電極が前記コレクタ層また
は前記エミッタ層の中に埋め込まれ、ベース電極が前記
ベース層の中に埋め込まれていることを特徴とする。
また、本発明のバイポーラＩ・ランジスタの製造方法は
、 半絶縁性基板上全面に第１の半導体材料からなる第１半
導体層を形成する工程と、 所定のパターンを有する第１のマスクを用いて、前記第
１の半導体層上に第１の金属層を形成する工程と、 第１の半導体材料からなる第２の半導体層を前記第１の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第２の半導体層の平坦化工程を行った後に第２の半
導体材料からなる第３の半導体層を形成する工程と、 所定のパターンを有する第２のマスクを用いて、前記第
３の半導体層上に第２の金属層を形成する工程と、 第２の半導体材料からなる第４の半導体層を前記第２の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第４の半導体層の平坦化工程を行った後に第３の半
導体材料からなる第５の半導体層を形成する工程とを含
むことを特徴とする。
、 半絶縁性基板上全面に第１の半導体材料からなる第１半
導体層を形成する工程と、 所定のパターンを有する第１のマスクを用いて、前記第
１の半導体層上に第１の金属層を形成する工程と、 第１の半導体材料からなる第２の半導体層を前記第１の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第２の半導体層の平坦化工程を行った後に第２の半
導体材料からなる第３の半導体層を形成する工程と、 所定のパターンを有する第２のマスクを用いて、前記第
３の半導体層上に第２の金属層を形成する工程と、 第２の半導体材料からなる第４の半導体層を前記第２の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第４の半導体層の平坦化工程を行った後に第３の半
導体材料からなる第５の半導体層を形成する工程とを含
むことを特徴とする。
本発明のバイポーラトランジスタは、コレクタ電極また
はエミッタ電極をコレクタ層またはエミッタ層内に完全
に埋め込み、及びベース電極をベース層内に完全に埋め
込むため、各々の層のオーミック・コンタクトを均一性
よく取ることができる。また、各々の電極を独立に配置
することができるため、デバイスの微細化をはかれる。
はエミッタ電極をコレクタ層またはエミッタ層内に完全
に埋め込み、及びベース電極をベース層内に完全に埋め
込むため、各々の層のオーミック・コンタクトを均一性
よく取ることができる。また、各々の電極を独立に配置
することができるため、デバイスの微細化をはかれる。
また、本発明のバイポーラトランジスタの製造方法は、
コレクタ層またはエミッタ層、ベース層の一部を成長し
、その電極を形成した後、半導体結晶の再成長法によっ
て、残りのコレクタ層またはエミッタ層、ベース層を積
層形成するため、エツチング工程の必要がなく、トラン
ジスタの各層へのオーミック・コンタクトを形成するこ
とができる。なお、各電極上に成長される半導体層は高
抵抗多結晶層であるから、この方法においては、寄生接
合容量増加の心配がない。
コレクタ層またはエミッタ層、ベース層の一部を成長し
、その電極を形成した後、半導体結晶の再成長法によっ
て、残りのコレクタ層またはエミッタ層、ベース層を積
層形成するため、エツチング工程の必要がなく、トラン
ジスタの各層へのオーミック・コンタクトを形成するこ
とができる。なお、各電極上に成長される半導体層は高
抵抗多結晶層であるから、この方法においては、寄生接
合容量増加の心配がない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のバイポーラトランジスタの一実施例の
ＨＢＴチップ断面図である。この実施例は半絶縁性Ｇａ
Ａｓ基Ｆｉｌ上に形成されたｎ−ＧａＡｓからなる第１
コレクタ層２．第２コレクタ層１２と、このコレクタ層
上に形成されたｐ−ＧａＡｓからなる第１ベース層３．
第２ベース層１３と、更にこのベース層上に形成された
ｎ−Ａ＃ＧａＡＳからなるエミッタ層４とを有するＨＢ
Ｔにおいて、コレクタ電極２２及びベース電極３３が各
々コレクタ層及びベース層の中に埋めこまれているとい
う構成を有している。なお図中、５〜９は多結晶半導体
層を示している。
ＨＢＴチップ断面図である。この実施例は半絶縁性Ｇａ
Ａｓ基Ｆｉｌ上に形成されたｎ−ＧａＡｓからなる第１
コレクタ層２．第２コレクタ層１２と、このコレクタ層
上に形成されたｐ−ＧａＡｓからなる第１ベース層３．
第２ベース層１３と、更にこのベース層上に形成された
ｎ−Ａ＃ＧａＡＳからなるエミッタ層４とを有するＨＢ
Ｔにおいて、コレクタ電極２２及びベース電極３３が各
々コレクタ層及びベース層の中に埋めこまれているとい
う構成を有している。なお図中、５〜９は多結晶半導体
層を示している。
第２図（ａ）〜（ｄ）は第１図のバイポーラトランジス
タの製造方法の一実施例を説明するための工程順に示し
た半導体チップの断面図である。
タの製造方法の一実施例を説明するための工程順に示し
た半導体チップの断面図である。
まず、第２図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１上全面にｎ−ＧａＡＳからなる第１コレクタ層２を
形成した後に、所定のパターンを有する第１のホトレジ
スト・マスクを用いて、コレクタ層２上にＡｕＧｅから
なる金属層を蒸着することによって、コレクタ電極２２
を形成する。
板１上全面にｎ−ＧａＡＳからなる第１コレクタ層２を
形成した後に、所定のパターンを有する第１のホトレジ
スト・マスクを用いて、コレクタ層２上にＡｕＧｅから
なる金属層を蒸着することによって、コレクタ電極２２
を形成する。
次に、第２図（ｂ）に示すように、低温分子線エピタキ
シャル成長によって、ｎ−ＧａＡｓからなる第２コレク
タ層１２をコレクタ電極２２が埋め込まれるまでに積層
形成する。このとき、コレクタ電極２２上に成長する層
は多結晶半導体層５となる。
シャル成長によって、ｎ−ＧａＡｓからなる第２コレク
タ層１２をコレクタ電極２２が埋め込まれるまでに積層
形成する。このとき、コレクタ電極２２上に成長する層
は多結晶半導体層５となる。
第２コレクタ層１２を積層形成した後に、第２コレクタ
層１２の平坦化工程を行う。
層１２の平坦化工程を行う。
次に、第２図（ｃ）に示すように、同様に、ｐＧａＡｓ
からなる第１ベース層３を形成した後に、所定のパター
ンを有する第２のホトレジスト。
からなる第１ベース層３を形成した後に、所定のパター
ンを有する第２のホトレジスト。
マスクを用いて、第１ベース層３上にＡｕＺｎからなる
金属層を蒸着することによって、ベース電極３３を形成
する。
金属層を蒸着することによって、ベース電極３３を形成
する。
更に、第２図（ｄ）に示すように、ｐ−ＧａＡＳからな
る第２ベース層１３をベース電極３３が埋め込まれるま
でに積層形成する。このとき、多結晶半導体層６及びベ
ース電極３３上に成長する層は、それぞれ多結晶半導体
層７及び多結晶半導体層８となる。第２ベース層１３を
積層形成した後に、第２ベース層１３の平坦化工程を行
う。
る第２ベース層１３をベース電極３３が埋め込まれるま
でに積層形成する。このとき、多結晶半導体層６及びベ
ース電極３３上に成長する層は、それぞれ多結晶半導体
層７及び多結晶半導体層８となる。第２ベース層１３を
積層形成した後に、第２ベース層１３の平坦化工程を行
う。
最後に、第２図＜ｅ＞から示すように、ｎ−Ａ７！Ｇａ
Ａｓからなるエミッタ層４を形成する。このとき、多結
晶半導体層７，８上に成長する層は多結晶半導体層９と
なる。エミッタ層４を形成した後、所定のパターンを有
する第３のホトレジスト・マスクを用いてＡｕＣ；ｅか
らなるエミッタ電極４４を形成した後に、各々コレクタ
、ベース及びエミッタ電極を部分的に露出し、引出し電
極を設ければ、第１図に示したＨＢＴが得られる。
Ａｓからなるエミッタ層４を形成する。このとき、多結
晶半導体層７，８上に成長する層は多結晶半導体層９と
なる。エミッタ層４を形成した後、所定のパターンを有
する第３のホトレジスト・マスクを用いてＡｕＣ；ｅか
らなるエミッタ電極４４を形成した後に、各々コレクタ
、ベース及びエミッタ電極を部分的に露出し、引出し電
極を設ければ、第１図に示したＨＢＴが得られる。
なお、本実施例の製造方法では、前述したように、コレ
クタ電極形成後、全ての半導体成長工程を３５０℃ぐら
いの低温度で行う。
クタ電極形成後、全ての半導体成長工程を３５０℃ぐら
いの低温度で行う。
以上の実施例では、半絶縁性基板上に、コレクク層、ベ
ース層、エミッタ層の順で積層されたバイポーラトラン
ジスタについて説明したが、本発明はこの構造に限られ
るものではなく、半絶縁性基板上に、エミッタ層、ベー
ス層、コレクタ層の順で積層されたバイポーラトランジ
スタについても適用できることは明らかである。
ース層、エミッタ層の順で積層されたバイポーラトラン
ジスタについて説明したが、本発明はこの構造に限られ
るものではなく、半絶縁性基板上に、エミッタ層、ベー
ス層、コレクタ層の順で積層されたバイポーラトランジ
スタについても適用できることは明らかである。
以上説明したように本発明のバイポーラトランジスタは
、コレクタ電極またはエミッタ電極、及びベース電極を
コレクタ層またはエミッタ層、及びベース層内に完全に
埋め込むため、各々の層のオーミック・コンタクトを均
一性よく取ることができる。また、各々の電極を独立に
配置することができるため、デバイスの微細化、高周波
化、高速化、高集積化がはかれる。
、コレクタ電極またはエミッタ電極、及びベース電極を
コレクタ層またはエミッタ層、及びベース層内に完全に
埋め込むため、各々の層のオーミック・コンタクトを均
一性よく取ることができる。また、各々の電極を独立に
配置することができるため、デバイスの微細化、高周波
化、高速化、高集積化がはかれる。
一方、本発明のバイポーラトランジスタの製造方法は、
コレクタ層またはエミッタ層、ベース層の一部を成長し
、その電極を形成した後、半導体結晶の再成長法によっ
て、残りのコレクタ層またはエミッタ層、ベース層を積
層形成するため、エソチング工程の必要がなく、トラン
ジスタの各層へのオーミック・コンタクトを形成するこ
とができるため、量産化に向いた、かっ歩留りの良い、
バイポーラトランジスタが実現できる。
コレクタ層またはエミッタ層、ベース層の一部を成長し
、その電極を形成した後、半導体結晶の再成長法によっ
て、残りのコレクタ層またはエミッタ層、ベース層を積
層形成するため、エソチング工程の必要がなく、トラン
ジスタの各層へのオーミック・コンタクトを形成するこ
とができるため、量産化に向いた、かっ歩留りの良い、
バイポーラトランジスタが実現できる。
第１図は本発明のバイポーラトランジスタの一実施例を
示すＨＢＴチップの断面図、 第２図（ａ）〜（ｅ）は第１図のバイポーラトランジス
タの製造方法の一実施例を説明するための工程順に配置
した半導体チップの断面図、第３図は従来のバイポーラ
トランジスタの一例のデツプ断面図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２．１２・・・ｎ−ＧａＡｓコレクタ層３．１３・・・
ｐ−ＧａＡｓベース層 ４・・ ・・・ｎ−ＡｆＧａＡｓエミッタ層２２・・・
・・ＡｕＧｅコレクタ電極 ３３・・・・・ＡｕＺｎベース電極 ４４・・・・・ＡｕＧｅエミッタ電極
示すＨＢＴチップの断面図、 第２図（ａ）〜（ｅ）は第１図のバイポーラトランジス
タの製造方法の一実施例を説明するための工程順に配置
した半導体チップの断面図、第３図は従来のバイポーラ
トランジスタの一例のデツプ断面図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２．１２・・・ｎ−ＧａＡｓコレクタ層３．１３・・・
ｐ−ＧａＡｓベース層 ４・・ ・・・ｎ−ＡｆＧａＡｓエミッタ層２２・・・
・・ＡｕＧｅコレクタ電極 ３３・・・・・ＡｕＺｎベース電極 ４４・・・・・ＡｕＧｅエミッタ電極
Claims (2)
- （１）半絶縁性基板上に形成されたコレクタ層、ベース
層、エミッタ層を有するバイポーラトランジスタにおい
て、 コレクタ電極またはエミッタ電極が前記コレクタ層また
は前記エミッタ層の中に理め込まれ、ベース電極が前記
ベース層の中に埋め込まれていることを特徴とするバイ
ポーラトランジスタ。 - （２）半絶縁性基板上全面に第１の半導体材料からなる
第１半導体層を形成する工程と、 所定のパターンを有する第１のマスクを用いて、前記第
１の半導体層上に第１の金属層を形成する工程と、 第１の半導体材料からなる第２の半導体層を前記第１の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第２の半導体層の平坦化工程を行った後に第２の半
導体材料からなる第３の半導体層を形成する工程と、 所定のパターンを有する第２のマスクを用いて、前記第
３の半導体層上に第２の金属層を形成する工程と、 第２の半導体材料からなる第４の半導体層を前記第２の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第４の半導体層の平坦化工程を行った後に第３の半
導体材料からなる第５の半導体層を形成する工程とを含
むことを特徴とするバイポーラトランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012371A JP2522378B2 (ja) | 1989-01-20 | 1989-01-20 | バイポ―ラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012371A JP2522378B2 (ja) | 1989-01-20 | 1989-01-20 | バイポ―ラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192731A true JPH02192731A (ja) | 1990-07-30 |
| JP2522378B2 JP2522378B2 (ja) | 1996-08-07 |
Family
ID=11803410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012371A Expired - Fee Related JP2522378B2 (ja) | 1989-01-20 | 1989-01-20 | バイポ―ラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522378B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786293A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | バイポーラトランジスタおよびその製造方法 |
| JP2003518776A (ja) * | 1999-12-23 | 2003-06-10 | タレス | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200567A (ja) * | 1987-02-17 | 1988-08-18 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
-
1989
- 1989-01-20 JP JP1012371A patent/JP2522378B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200567A (ja) * | 1987-02-17 | 1988-08-18 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786293A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | バイポーラトランジスタおよびその製造方法 |
| JP2003518776A (ja) * | 1999-12-23 | 2003-06-10 | タレス | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 |
| JP4999246B2 (ja) * | 1999-12-23 | 2012-08-15 | タレス | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522378B2 (ja) | 1996-08-07 |
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