JPS63200639A - フレ−ムアライナ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信網の伝送端局に設けられるフ
レームアライナに関するものである。

〔従来の技術〕

ディジタル通信分野では、ディジタル信号レベルで各種
信号処理を行なう必要性があることから、局間中継伝送
路の伝送路インク７工−ス部や局内の装置間インタフェ
ース部には、対向の局あるいは装置から伝送されるディ
ジタル信号を自局内あるいは自装置内のクロックに乗り
換え、基準位相を確定する。

すなわち、位相同期を行なう７レームアライナが設けら
れるのが普通である。

従来の７ンームアライナの構成をＭＳ１図に、またＭＳ
１図に付した■〜■の動作信号波形を、第２図に同一番
号を付した波形として示す。

第１図は入力信号の系列ならびにそれに同期した入力ク
ロック系列がそれぞれＮ個ある場合を示しており、それ
ぞれの系列に対応して位相同期化ブロック１−１〜１−
Ｎがある。

位相同期化ブロック１−１内では、入力信号■のフレー
ム位相をフレーム同期回路２−１が検出する。

入力信号■とフレーム同期回路２−１が出力するフレー
ム同期信号■は、それぞれ遅延回路３−１および３−２
を介してセレクタ４−１へ入力される。

また、入力信号■とフレーム同期信号■そのものもセレ
クタ４−１へ入力され、入力信号■と遅延された入力信
号のどちらか、ならびにフレーム同期信号■と遅延され
たフレーム同期信号のどちらかがセレクタ４−１によっ
て選択され、入力クロック■とともにＦＩＦＯメモリ５
−１に入力される。

ここで、上記の選択は入力側のフレーム同期信号の位相
と出力フレーム位相■どの位相差を位相差検出回路６−
１が検出した結果に基づいて行なわれる。

すなわち、入力側のフレーム同期信号の位相と出力フレ
ーム位相■が近接している場合、入力信号■のフッタに
よってＦＩＦＯメモリ５−１に対する書き込みと読み出
しが交錯して、ビットの挿入あるいは脱落が生じやすい
。このような場合は、遅延回路３−１ならびに３−２に
よって数ビット分の遅延を受けたものがセレクタ４−１
で選択される。

第２図では、入力側のフレーム同期信号■の位相と出力
フレーム位相■が接近していない場合が示されており、
フレーム同期信号■の位相で入力信号■がＦＩＦＯメモ
リ５−１に書き込まれる。

ＦＩＦＯメモリ５−１の出力側では、出力クロック■と
出力フレーム位相■が読み出しクロック出力回路７から
与えられ、これらに同期して出力信号■が読み出される
。

−３＝ 他の位相同期化ブロック１−２〜１−Ｎにおいても、フ
レーム同期回路２−２〜２−Ｎ１遅延回路３−３〜３−
２　Ｎ、セレクタ４−２〜４−Ｎ％ＦＩＦＯメモリ５−
２〜５−Ｎ１位相差検出回路６−２〜６−Ｎが同様な動
作をする。

〔発明が解決しようとする問題点〕

上述したような従来の技術においては、フレーム同期信
号の位相■と出力フレームが接近している場合は、上記
のように遅延をうけるため、結果として出力側では１フ
レ一ム分の遅延が生じるという欠点があった。

また、この遅延を会費するためには、装置の設置場所ご
とに入力信号■の位相を調べ、それに基づき出力フレー
ム位相■を最適化する必要があるため、装置設計が繁雑
になるという欠点があった。

本発明は、このような従来の入力信号の位相によっては
処理遅延が増大してしまう点を解決し、処理遅延最小の
出力フレーム位相を自動的に決めることができるフレー
ムアライナを提供−４＝ することを目的としている。

〔問題点を解決するための手段〕

本発明によれば上述した目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明はそれぞれのＦＩＦＯメモリにおいて
入力フレーム位相が検出された瞬間に入力信号の書き込
みを入力フレーム先頭から書き込むと、出力フレーム位
相としては全てのＦＩＦＯメモリにおいて、入力フレー
ム位相が検出され、ＦＩＦＯメモリに入力信号が書き込
まれた時点以後、はじめて出力クロックパルスが与えら
れる位相を基準にすること、また、任意のＦＩＦＯメモ
リにおいて空きが検出されたら読み出しクロックを停止
することを最も主要な特徴とする。

従来の技術においでは、読み出し位相を外部から与える
必要があったのに対し、本発明の技術では遅延最小の読
み出し位相が自動的に定まる点が異なる。

また、従来の技術においては、ＦＩＦＯメモリに対する
書き込みフレーム位相と読み出しフレーム位相が接近し
た場合、入力信号の位相すなわち書き込みフレーム位相
を遅延させていたのに対し、本発明の技術では、書き込
みクロックに対し読み出しクロックが早く与えられた場
合は、当該ビットのみ読み出しクロックを停止して遅延
させる。αが異なる。

〔実施例〕

第３図は本発明の一実施例を説明する図であって、８−
１〜８−Ｎはフレーム位相同期化ブロック、９−１〜９
−Ｎはフレーム同期回路、１０−１〜１０−ＮはＡＮＤ
デート、１１−１〜１１−ＮはＦＩＦＯメモリ、１２は
ＯＲデート、１３はインバータ、１４は原発振器、１５
はＡＮＤゲートを表わしている。

この実施例の動作タイムチャートを第４図に示す。また
、第４図の信号■〜■は、第３図において同じ番号を付
した信号線に対応する。

第４図においでは、フレーム位相同期化ブロック１−１
のみの動作タイムチャートをしめじているが、他のフレ
ーム位相同期化ブロックの動作も同様である。

これを動作するには、入力信号■をフレーム同期回路に
入力しフレーム先頭を検出し、フレーム同期信号■を出
力する。このフレーム同期信号■はフレーム先頭が検出
された時点にロウレベルからハイレベルに変化し、フレ
ーム同期がとれている開はハイレベルヲ保持する。通常
時は、フレームがきてから同期がとれるから、■は■の
フレーム先頭データの終わりに立ち上がるはずであるが
、入力データに１ビツトの遅延を入れたり、検出したフ
レーム捨てて、次の７レームから書き込む等の方法によ
り、フレームの先頭のはじめに■を立ち上げることはで
きる。

この同期信号■と入力クロック■をＡＮＤデー）１０−
１に入力し、この出力である書き込みクロック■ならび
に入力信号■をＦＩＦＯメモリ１１−１に与える。書き
込みクロック■は第４図に示したようにフレーム先頭に
同期してＦＩＦＯメモリ１１−１に入力されるので、入
力信号は、フレーム先頭から書き込まれる。

一方、ＦＩＦＯｌそりのエンプティ７ラグ■−１〜■−
Ｎはハイレベルの時そのＦＩＦＯが空であること、すな
わち、読み出すべきデータがなく読み出し不可能である
ことを示し、これらの信号は全てＯＲデート１２に入力
される。

この出力はインバータ１３を介してＡＮＤゲート１５に
与えられる。

また、原発振器１４からの出力■もＡＮＤデート１５に
与えられ、その出力が読み出しクロック■として全ての
ＦＩＦＯメモリ１１−１〜１１−Ｎに与えられる。

従って、任意のＦＩＦＯｌそりが空になると読み出しク
ロック■は停止する。逆にいえば、全てのＦＩＦＯメモ
リに入力データが書き込まれて読み出し可能になった時
点で読み出しクロック■が出力される。各ＦＩＦＯｌそ
りは読み出しクロック■のトレイリングエツジに同期し
て出力信号■を読み出すため、第４図に示した°−８＝ ようにエンプティ７ラグ■−１〜■−Ｎのそれぞれがハ
イレベルからリウレベルに変化する時点のうち最も遅い
ものの直後の読み出しクロック■がフレーム先頭ビット
を出力信号■として出力する。以後は、このフレーム先
頭ビットを基準にして１フレームのビット数ごとにフレ
ーム先頭がＦＩＦＯｌそりから出力される。

この場合、原発振器１４の周波数は全ての入力信号の速
度より速いものとする。

また、第４図の例では、フレーム位相同期化ブロック８
−１に対する入力フレーム位相が最も遅く、ここでのエ
ンプティ７ラグ■−１がハイレベルからロウレベルに変
化する時点が、他のフレーム位相同期化ブロック８−２
〜８−Ｎにおけるものより遅い場合を示している。

つまり、ＦＩＦＯｌへのデータの書き込みが最も遅い場
合である。

次に、出力信号■が出力されはじめると、原発振器１４
の周波数が全ての入力信号の速度より速いため、必ずＦ
ＩＦＯメモリ１１−１に対する書き込みが読み出しに追
いつかなくなる。

すなわち、どれかのＦＩＦＯメモリが空になって、例え
ば、エンプティ７ラグ■−１がハイレベルになることが
あるが、この時は、ＡＮＤデート１５によって読み出し
クロック■がインヒビットされ、読み出しを停止するた
め、誤ったビットの挿入は防止される。

このとき、読み出しクロック■は筒抜はクロックとなり
、出力信号■の１ビット幅が変動するが、この７レーム
アライナの後の処理には、読み出しクロック■を用いれ
ば問題なく、この処理の中あるいは後に速度変換機能を
持たせれば１ビット幅は一定で最終的に出力される。

このような動作をするから、全てのフレーム位相同期化
回路８−１〜８−Ｎにおいて、出力信号のフレーム位相
ならびにビット位相は同一のものとなる。

この結果から明らかなように、従来の技術に比べて遅延
最小のフレーム読み出し位相が自動的に定められるとい
う長所がある。

〔発明の効果〕

以上説明したように、本発明によれば、任意の入力信号
７レーム位相に対して、ＦＩＦＯメモリに入力信号が書
き込まれた時点以後はじめて出力クロックパルスが与え
られる位相を出力フレーム位相としているので、自動的
に遅延最小の出力フレーム位相が定まるという利点があ
る。

【図面の簡単な説明】

第１図は従来の７レームアライナ構成の例を示す図、第
２図は第１図に示した７レームアライナの動作を示すタ
イムチャート、第３図は本発明の一実施例を説明する図
、第４図は＠３図に示した回路の動作を示すタイムチャ
ートである。 １−１〜１−Ｎ　・・・・・・位相同期化ブロック、２
−１〜２−Ｎ　　・・・・・・　フレーム同期回路、３
−１〜３−２Ｎ・・・・・・遅延回路、　　４−１〜４
−Ｎ　・・・・・・セレクタ、　　　５−１〜５−Ｎ・
・・・・・　ＦＩＦＯメモリ、　　６−１〜６−Ｎ　　
・・・・・・’−１１”−

Claims (1)

【特許請求の範囲】
1. 任意のフレーム位相で独立に受信されるディジタル信号
   のＮ個の系列と、それぞれの該ディジタル信号に同期し
   たＮ個の入力クロック系列に対して、それぞれのディジ
   タル信号に独立に同期するＮ個のフレーム同期回路と、
   それぞれの該ディジタル信号を独立に読み書きするＮ個
   のＦＩＦＯメモリと、それぞれの該ディジタル信号に対
   し、フレーム同期がとれた時点から、対応する前記ＦＩ
   ＦＯメモリに対する書き込みクロックとして、対応する
   入力クロック系列を供給し、フレーム位相同期がはずれ
   ると該書き込みクロック系列を停止するＮ個の書き込み
   クロック出力回路と、全てのＦＩＦＯメモリにデータが
   格納されている期間だけ、対応するＦＩＦＯメモリに対
   する読み出しクロックを供給する読み出しクロック出力
   回路とを備え、初めて全ＦＩＦＯメモリの総てに入力信
   号が書き込まれた後、読み出しクロックパルスが入力さ
   れた時点を、読み出しフレーム位相の基準として設定す
   ることを特徴とするフレームアライナ。