JPH04250730A - 回線制御データ多重回路 - Google Patents
回線制御データ多重回路Info
- Publication number
- JPH04250730A JPH04250730A JP3008256A JP825691A JPH04250730A JP H04250730 A JPH04250730 A JP H04250730A JP 3008256 A JP3008256 A JP 3008256A JP 825691 A JP825691 A JP 825691A JP H04250730 A JPH04250730 A JP H04250730A
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- JP
- Japan
- Prior art keywords
- control data
- line control
- buffer
- frame
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は回線制御データ多重回路
に関し、特に時分割多重信号の指定されたタイムスロッ
トに多重すべき回線制御データを入力し、多重化して出
力する回線制御データ多重回路に関する。
に関し、特に時分割多重信号の指定されたタイムスロッ
トに多重すべき回線制御データを入力し、多重化して出
力する回線制御データ多重回路に関する。
【０００２】
【従来の技術】一般に時分割多重信号は図３に示すよう
に、多重化フレームとして時間軸上に設定される１マル
チフレームを複数のフレーム、例えばｍ（ｍは整数）フ
レームで１マルチフレームを構成する。この構成で各フ
レーム（１〜ｍフレーム）はフレーム先頭バイトＦと複
数のタイムスロットから構成されるが、このタイムスロ
ット内の１つを回線制御データ伝送用として、例えばタ
イムスロットＳ１〜Ｓｍを指定している。一方、伝送す
べき回線制御データが図３の下側に示すように、例えば
５ビット構成（ポート１の場合、Ａ１〜Ａ５ビット）で
あり、ポート１〜ポート４までの回線制御データが非同
期に任意の位相で入力されたとする。しかし、全くの非
同期関係であると時分割多重信号のフレームへ多重化す
る際に、内容の欠落などが生じる危険性があるため、あ
る程度の制限条件が必要である。今、条件として発生す
る回線制御データの信号速度は時分割多重信号に多重す
べき伝送情報量よりも充分遅く、発生する回線制御デー
タの信号速度をＶ１、時分割多重信号で与えられる回線
制御データの伝送速度をＶ２としＶ１＜＜Ｖ２とする。 すなわち、図３ではポート１用回線制御データの１ビッ
トのパルス幅のタイムＴ１に対し、多重化フレームの１
ビットのパルス幅のタイムはＳ／５であり、十分に余裕
のある低速度回線データを多重化する。今、ポート１〜
３までの回線データを多重化する例を説明すると、ポー
ト１のビットＡ１〜Ａ５は、多重化フレームのフレーム
１〜ｍ（ｍ＝５とする）の各タイムスロットＳ１〜Ｓ５
に分散して挿入される。ポート２のビットＢ１〜Ｂ５は
タイムスロットＳ１〜Ｓ５に分散して挿入される。以降
同様にポート３のビットＣ１〜Ｃ５もタイムスロットＳ
１〜Ｓ５に分散して挿入される。今ポート１〜ポート３
の各回線制御データが互いに非同期で時間遅延ΔＴ１，
ΔＴ２，ΔＴ３であったとしても、多重化が可能である
。しかし、図３においてポート４の回線制御データがさ
らに時間遅延ΔＴ４であったとすると、タイムスロット
Ｓ１〜Ｓ５内に挿入しようとしても抽出が不可能となる
。
に、多重化フレームとして時間軸上に設定される１マル
チフレームを複数のフレーム、例えばｍ（ｍは整数）フ
レームで１マルチフレームを構成する。この構成で各フ
レーム（１〜ｍフレーム）はフレーム先頭バイトＦと複
数のタイムスロットから構成されるが、このタイムスロ
ット内の１つを回線制御データ伝送用として、例えばタ
イムスロットＳ１〜Ｓｍを指定している。一方、伝送す
べき回線制御データが図３の下側に示すように、例えば
５ビット構成（ポート１の場合、Ａ１〜Ａ５ビット）で
あり、ポート１〜ポート４までの回線制御データが非同
期に任意の位相で入力されたとする。しかし、全くの非
同期関係であると時分割多重信号のフレームへ多重化す
る際に、内容の欠落などが生じる危険性があるため、あ
る程度の制限条件が必要である。今、条件として発生す
る回線制御データの信号速度は時分割多重信号に多重す
べき伝送情報量よりも充分遅く、発生する回線制御デー
タの信号速度をＶ１、時分割多重信号で与えられる回線
制御データの伝送速度をＶ２としＶ１＜＜Ｖ２とする。 すなわち、図３ではポート１用回線制御データの１ビッ
トのパルス幅のタイムＴ１に対し、多重化フレームの１
ビットのパルス幅のタイムはＳ／５であり、十分に余裕
のある低速度回線データを多重化する。今、ポート１〜
３までの回線データを多重化する例を説明すると、ポー
ト１のビットＡ１〜Ａ５は、多重化フレームのフレーム
１〜ｍ（ｍ＝５とする）の各タイムスロットＳ１〜Ｓ５
に分散して挿入される。ポート２のビットＢ１〜Ｂ５は
タイムスロットＳ１〜Ｓ５に分散して挿入される。以降
同様にポート３のビットＣ１〜Ｃ５もタイムスロットＳ
１〜Ｓ５に分散して挿入される。今ポート１〜ポート３
の各回線制御データが互いに非同期で時間遅延ΔＴ１，
ΔＴ２，ΔＴ３であったとしても、多重化が可能である
。しかし、図３においてポート４の回線制御データがさ
らに時間遅延ΔＴ４であったとすると、タイムスロット
Ｓ１〜Ｓ５内に挿入しようとしても抽出が不可能となる
。
【０００３】したがって、上述した従来の回線制御デー
タが非同期であっても、余裕をもって多重化するために
はポート２，ポート３までが限度であった。
タが非同期であっても、余裕をもって多重化するために
はポート２，ポート３までが限度であった。
【０００４】上述した従来の回線制御データ多重回路と
しては、図２に示すように、伝送信号である時分割多重
信号１００と多重化回線制御データ１０３とを時分割多
重化するＭＵＸ４、図３に示すポート１〜ポート４の複
数の回線制御データを入力回線制御データ１０１とクロ
ックＡを入力し一時記憶する第１バッファ、この第１バ
ッファに記憶されたデータを多重化信号のマルチフレー
ムパルス１０４（図３のｍフレームパルスＭＦ１，ＭＦ
２）の周期で区切って、第１バッファ１の回線制御デー
タを読み出して書き込み一時記憶する第２バッファ３か
ら構成されていた。ここで前述したように第１バッファ
１から第２バッファ２に移す場合には、例えばポート４
用回線制御データの欠落がないように十分に余裕のある
回線制御データのみを入力していた。
しては、図２に示すように、伝送信号である時分割多重
信号１００と多重化回線制御データ１０３とを時分割多
重化するＭＵＸ４、図３に示すポート１〜ポート４の複
数の回線制御データを入力回線制御データ１０１とクロ
ックＡを入力し一時記憶する第１バッファ、この第１バ
ッファに記憶されたデータを多重化信号のマルチフレー
ムパルス１０４（図３のｍフレームパルスＭＦ１，ＭＦ
２）の周期で区切って、第１バッファ１の回線制御デー
タを読み出して書き込み一時記憶する第２バッファ３か
ら構成されていた。ここで前述したように第１バッファ
１から第２バッファ２に移す場合には、例えばポート４
用回線制御データの欠落がないように十分に余裕のある
回線制御データのみを入力していた。
【０００５】
【発明が解決しようとする課題】上述した従来の回線制
御データ多重回路は、多重化すべき複数の非同期の回線
制御データが時分割多重化信号の指定されたタイムスロ
ット内に多重化されるかどうかを監視し、オーバフロー
する場合には第１バッファから第２バッファへの転送を
禁止する回路がないので、回線制御データの一部が多重
化されずに欠落してしまう欠点があった。
御データ多重回路は、多重化すべき複数の非同期の回線
制御データが時分割多重化信号の指定されたタイムスロ
ット内に多重化されるかどうかを監視し、オーバフロー
する場合には第１バッファから第２バッファへの転送を
禁止する回路がないので、回線制御データの一部が多重
化されずに欠落してしまう欠点があった。
【０００６】
【課題を解決するための手段】本発明の回線制御データ
多重回路は各フレームが複数のタイムスロットで構成さ
れ、前記複数のフレームで１マルチフレームを構成する
時分割多重信号の任意のタイムスロットに挿入される複
数ポート用の回線制御データが前記フレーム周期の整数
倍でかつ、マルチフレーム周期を越える周期で入力され
る場合に、前記回線制御データを最初に入力する第１バ
ッファから前記マルチフレーム周期タイミングで多重化
すべき回線制御データを第２バッファへラッチするとき
に、前記第１バッファへの書き込み中であれば前記第２
バッファへのラッチを禁止することにより、前記回線制
御データの欠落を防ぐことを特徴とする。
多重回路は各フレームが複数のタイムスロットで構成さ
れ、前記複数のフレームで１マルチフレームを構成する
時分割多重信号の任意のタイムスロットに挿入される複
数ポート用の回線制御データが前記フレーム周期の整数
倍でかつ、マルチフレーム周期を越える周期で入力され
る場合に、前記回線制御データを最初に入力する第１バ
ッファから前記マルチフレーム周期タイミングで多重化
すべき回線制御データを第２バッファへラッチするとき
に、前記第１バッファへの書き込み中であれば前記第２
バッファへのラッチを禁止することにより、前記回線制
御データの欠落を防ぐことを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のブロック図である。
。図１は本発明の一実施例のブロック図である。
【０００８】図１において、本発明の回路は、第１バッ
ファ１，書き込み禁止制御回路２，第２バッファ３とＭ
ＵＸ４とで構成されている。
ファ１，書き込み禁止制御回路２，第２バッファ３とＭ
ＵＸ４とで構成されている。
【０００９】次にこの動作について説明する。時分割多
重信号に多重するため制御部５で入力の回線制御データ
１０１はこれに同期したクロックＡにより第１バッファ
１に取りこまれる。入力の回線制御データ１０１及びク
ロックＡの条件は従来例で記した条件と同じとする。ま
た、時分割多重信号のマルチフレームパルスＭＦ１，Ｍ
Ｆ２（周期ｍ）と入力の多重化回線制御データフレーム
パルスＫＡ１〜ＫＤ２の１周期（周期ｋ）の関係はｍ＜
ｋとする。従来例では第１バッファ１から出力されたデ
ータはｍフレームパルス１０４で第２バッファ３でラッ
チされるが、実装されるポートが複数ポートであるため
入力される回線制御データの１周期（ｋフレーム）の中
にポート４の回線制御データを多重しなければならない
ので、４ポート分多重した回線制御データの時間長が時
分割多重信号のフレーム長より長くなってしまう。ここ
で書き込み禁止制御回路２はｍフレームパルスによる書
き込みタイミングを制御する。具体的には図３における
ポート１から〜ポート４のそれぞれの回線制御データの
始めに多重化データフレームパルスＫＡ１〜ＫＤ１が設
けられている。図１に示す多重化データフレームパルス
の信号１０５が書き込み禁止制御回路２に送られて、マ
ルチフレームパルスＭＦ１との非同期の状態、すなわち
、ポート１の場合にはＭＦとＫＡＴ１との遅延時間差Δ
Ｔ１が計数される。この遅延時間差ΔＴ１が０の場合に
は（図３参照）、ポート１用回線制御データの開始パル
スＫＡ１と次の周期の開始パルスＫＡ２との間の時間が
明らかにマルチフレームパルスＭＦ１とＭＦ２との間に
あるので、多重化可能である。次にポート２，３の場合
には遅延時間差ΔＴ２，ΔＴ３があるが、この遅延時間
差をプラスしても次の開始パルスＫＡ２，ＫＢ２までの
間の時間がマルチフレームパルスＭＦ１とＭＦ２との間
にあるので、多重化可能である。しかし、ポート４の場
合にはＭＦ１と回線制御データの開始パルスＫＤ１との
遅延時間差がΔＴ４あり、ＫＤ１とＫＤ２の時間間隔が
ＭＦ１とＭＦ２の時間間隔より大幅にシフトして、時分
割多重化信号とのタイミングが合わないので、多重化で
きない。このような場合に、書き込み禁止制御回路２は
多重化不可能と判定して、次のマルチフレームパルスＭ
Ｆ２を第２バッファ３に送らない。したがって１マルチ
フレームに多重化を予定しているポートの回線制御デー
タが例えば４ポートとすれば、４ポートの回線制御デー
タが前述の方式ですべて多重化可能と判定すれば、マル
チフレームパルスＭＦ２を第２バッファ２に送り、４ポ
ート分の制御データをすべて第２バッファに転送する。 なお、１マルチフレームに多重化可能なポートの制御デ
ータの数は設計条件で決定される。このように回線制御
データを第１バッファ１に書き込んでいる途中にｍフレ
ームパルスが発生したなら、書き込み禁止制御回路２に
より第１バッファ１から第２バッファ３へのラッチを禁
止する。しかし、１度ラッチを禁止された図３のポート
４用回線制御データは次のｍフレームパルスのタイミン
グによって必ずラッチされ第２バッファ３へデータを取
り込むことが出来る。ラッチされた入力の回線制御デー
タ１０１は、時分割多重信号の各フレームの各タイムス
ロットＳ１〜Ｓ３にフレーム多重され出力される。
重信号に多重するため制御部５で入力の回線制御データ
１０１はこれに同期したクロックＡにより第１バッファ
１に取りこまれる。入力の回線制御データ１０１及びク
ロックＡの条件は従来例で記した条件と同じとする。ま
た、時分割多重信号のマルチフレームパルスＭＦ１，Ｍ
Ｆ２（周期ｍ）と入力の多重化回線制御データフレーム
パルスＫＡ１〜ＫＤ２の１周期（周期ｋ）の関係はｍ＜
ｋとする。従来例では第１バッファ１から出力されたデ
ータはｍフレームパルス１０４で第２バッファ３でラッ
チされるが、実装されるポートが複数ポートであるため
入力される回線制御データの１周期（ｋフレーム）の中
にポート４の回線制御データを多重しなければならない
ので、４ポート分多重した回線制御データの時間長が時
分割多重信号のフレーム長より長くなってしまう。ここ
で書き込み禁止制御回路２はｍフレームパルスによる書
き込みタイミングを制御する。具体的には図３における
ポート１から〜ポート４のそれぞれの回線制御データの
始めに多重化データフレームパルスＫＡ１〜ＫＤ１が設
けられている。図１に示す多重化データフレームパルス
の信号１０５が書き込み禁止制御回路２に送られて、マ
ルチフレームパルスＭＦ１との非同期の状態、すなわち
、ポート１の場合にはＭＦとＫＡＴ１との遅延時間差Δ
Ｔ１が計数される。この遅延時間差ΔＴ１が０の場合に
は（図３参照）、ポート１用回線制御データの開始パル
スＫＡ１と次の周期の開始パルスＫＡ２との間の時間が
明らかにマルチフレームパルスＭＦ１とＭＦ２との間に
あるので、多重化可能である。次にポート２，３の場合
には遅延時間差ΔＴ２，ΔＴ３があるが、この遅延時間
差をプラスしても次の開始パルスＫＡ２，ＫＢ２までの
間の時間がマルチフレームパルスＭＦ１とＭＦ２との間
にあるので、多重化可能である。しかし、ポート４の場
合にはＭＦ１と回線制御データの開始パルスＫＤ１との
遅延時間差がΔＴ４あり、ＫＤ１とＫＤ２の時間間隔が
ＭＦ１とＭＦ２の時間間隔より大幅にシフトして、時分
割多重化信号とのタイミングが合わないので、多重化で
きない。このような場合に、書き込み禁止制御回路２は
多重化不可能と判定して、次のマルチフレームパルスＭ
Ｆ２を第２バッファ３に送らない。したがって１マルチ
フレームに多重化を予定しているポートの回線制御デー
タが例えば４ポートとすれば、４ポートの回線制御デー
タが前述の方式ですべて多重化可能と判定すれば、マル
チフレームパルスＭＦ２を第２バッファ２に送り、４ポ
ート分の制御データをすべて第２バッファに転送する。 なお、１マルチフレームに多重化可能なポートの制御デ
ータの数は設計条件で決定される。このように回線制御
データを第１バッファ１に書き込んでいる途中にｍフレ
ームパルスが発生したなら、書き込み禁止制御回路２に
より第１バッファ１から第２バッファ３へのラッチを禁
止する。しかし、１度ラッチを禁止された図３のポート
４用回線制御データは次のｍフレームパルスのタイミン
グによって必ずラッチされ第２バッファ３へデータを取
り込むことが出来る。ラッチされた入力の回線制御デー
タ１０１は、時分割多重信号の各フレームの各タイムス
ロットＳ１〜Ｓ３にフレーム多重され出力される。
【００１０】
【発明の効果】以上説明したように、本発明は、ポート
が複数ポートであっても書き込み禁止制御回路を設ける
ことにより、第２バッファへのデータのラッチタイミン
グが制御されるので、制御部より発生される入力の回線
制御データを時分割多重信号に欠落することなく多重化
することが出来るという効果がある。
が複数ポートであっても書き込み禁止制御回路を設ける
ことにより、第２バッファへのデータのラッチタイミン
グが制御されるので、制御部より発生される入力の回線
制御データを時分割多重信号に欠落することなく多重化
することが出来るという効果がある。
【図１】本発明の一実施例の回線制御データ多重回路の
ブロック図である。
ブロック図である。
【図２】本実施例および従来例を説明する一般的な信号
のタイミング図である。
のタイミング図である。
【図３】従来の回線制御データ多重回路のブロック図で
ある。
ある。
１ 第１バッファ
２ 書き込み禁止制御回路
３ 第２バッファ
Claims (2)
- 【請求項１】 各フレームが複数のタイムスロットで
構成され、前記複数のフレームで１マルチフレームを構
成する時分割多重信号の任意のタイムスロットに挿入さ
れる複数ポート用の回線制御データが前記フレーム周期
の整数倍でかつ、マルチフレーム周期を越える周期で入
力される場合に、前記回線制御データを最初に入力する
第１バッファから前記マルチフレーム周期タイミングで
多重化すべき回線制御データを第２バッファへラッチす
るときに、前記第１バッファへの書き込み中であれば前
記第２バッファへのラッチを禁止することにより、前記
回線制御データの欠落を防ぐことを特徴とする回線制御
データ多重回路。 - 【請求項２】 前記第１バッファから各ポート用の回
線制御データ開始の多重化データフレームパルスと外部
からマルチフレームパルスの開始パルスとを入力して、
この２つのパルス相互の遅延時間差を比較して、前記マ
ルチフレーム内に多重化可能な所定の複数ポート用の回
線制御データすべてを判定し、１ポートでも多重化不可
能と判定した場合には前記第２バッファへのマルチフレ
ームパルスの送出を禁止する書き込み禁止制御回路を有
することを特徴とする請求項１記載の回線制御データ多
重回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008256A JPH04250730A (ja) | 1991-01-28 | 1991-01-28 | 回線制御データ多重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008256A JPH04250730A (ja) | 1991-01-28 | 1991-01-28 | 回線制御データ多重回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250730A true JPH04250730A (ja) | 1992-09-07 |
Family
ID=11688065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008256A Pending JPH04250730A (ja) | 1991-01-28 | 1991-01-28 | 回線制御データ多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250730A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200639A (ja) * | 1987-02-17 | 1988-08-18 | Nippon Telegr & Teleph Corp <Ntt> | フレ−ムアライナ |
| JPS63246044A (ja) * | 1987-03-31 | 1988-10-13 | Nec Corp | デ−タ多重化方式 |
| JPH02125539A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | ドロップインサート方式 |
-
1991
- 1991-01-28 JP JP3008256A patent/JPH04250730A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200639A (ja) * | 1987-02-17 | 1988-08-18 | Nippon Telegr & Teleph Corp <Ntt> | フレ−ムアライナ |
| JPS63246044A (ja) * | 1987-03-31 | 1988-10-13 | Nec Corp | デ−タ多重化方式 |
| JPH02125539A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | ドロップインサート方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |