JPS63201729A - 割込制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の割込制御回路に関する。

〔従来の技ｊネテ〕

一般に、割込機能を有する情報処理装置に於いては、プ
ログラム実行部に通常の処理を行なうプログラムとは別
に割込処理を行なうプログラムが予め組み込まれており
、割込制御回路から割込要因が加えられることにより、
プログラム実行部に於ける通常の処理を中断し、割込要
因対応の割込処理プログラムを実行して装置各部の状態
等の収集を行なうように構成されている。

ところで、割込要因が発生すれば必ず割込処理が実行さ
れるとすると、割込要因が発生する毎に通常の処理が中
断されることになるので、中断されると困る処理の最中
は、割込要因が発生してもプログラム実行部には通知し
ない制御手段を割込制御回路に設けることも行なわれて
いる。

このような割込制御回路では、従来、前記制御手段で割
込処理を禁止している間に発生した割込要因を割込要因
格納手段に格納しておき、割込処理の禁止が解除された
時点でプログラム実行部に通知するようにしている。

〔発明が解決しようとする問題点〕

しかし、上述したような従来の割込制御回路によれば、
例えば、第４図に示すように、割込処理を禁止している
間に装置異常等の割込要因が発生した場合、割込要因は
記憶されるが、その時点では装置各部の状態等の割込情
報が格納されず、後に割込処理が許可されたプログラム
実行部が割込処理を行なった時点で初めて割込情報の格
納が行なわれることになり、割込要因が発生した瞬間の
装置各部の状態等の本来必要とする割込情報を採取でき
ない問題点があった。

尚、割込処理を許可しておけば割込要因発生時に直ちに
割込処理が開始され、得たい時点の情報を採取すること
は可能であるが、このようにすると、前述したように、
プログラム実行部に於ける通常の処理が中断されること
になる。

本発明は前述の如き問題点を解決したものであり、その
目的はプログラム実行部に於ける通常処理に影響を与え
ることなく、即ち割込処理を禁止している場合に於いて
も、割込要因発生時点に於ける割込情報の採取を可能に
することにある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、複数の割込
要因を格納する割込要因格納手段と、該割込要因格納手
段に格納された割込要因対応の割込処理をプログラム実
行部に行なわせるが否かを制御する制御手段とを備えた
割込制御回路に於いて、 割込情報を格納する割込情報格納手段と、割込要因の発
生に応答して前記割込情報格納手段に割込情報を格納す
る割込情報格納制御手段とを設けたものである。

〔作　用〕

割込処理を禁止している時に割込要因が発生した場合、
割込情報はプログラム実行部とは別に設けられた割込情
報格納制御手段によって割込情報格納手段に格納される
。従って、割込処理を禁止している場合に於いても、プ
ログラム実行部の通常の処理に影響を与えずに、割込要
因発生時の割込情報を格納しておくことが可能となる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例のブロック図であり、割込要因
の検出、格納及び割込情報の格納制御を行なう割込情報
格納制御部１と、ＣＣ’（中実処理装置）ステータス辱
の割込情報を格納す颯割込情報格納部２と、マイクロ命
令の実行を制御す４シーケンサ３と、マイクロプログラ
ムを格納するマイクロメモリ部（μｍメモリ部）４と、
マイクロ命令を解読し、実行する実行回路５とを含んで
おり、割込情報格納制御部Ｉと割込情報格納部２とによ
り割込制御回路が構成され、シーケンサ３とマイクロメ
モリ部４と実行回路５とによりプログラム実行部が構成
される。

第２図は第１図に示した各部の構成例を示すブロック図
である。

割込情報格納制御部１は、旧割込要因レジスタ１０１　
と、新割込要因レジスタ１０２と、ＥＸ−ＯＲゲー目０
３と、インヒビントゲート１０４と、最古ビット検出回
路１０５と、ゲート回路１０６とから構成され、割込情
報格納部２は割込情報メモリアドレスレジスタ２０１と
、割込情報を一時格納するためのハソファ回路２０２と
、割込情報を格納する割込情報メモリ２０３と、割込情
報メモリ制御回路２０４とから構成され、シーケンサ３
は割込アドレスを発生する割込アドレス発生回路３０１
と、通常処理。

割込処理のアドレスを選択する選択回路３０２とから構
成され、マイクロメモリ部４はマイクロプログラムメモ
リアドレスレジスタ４０１と、マイクロプログラムを格
納するマイクロプログラムメモリ４０２とから構成され
ている。また、実行回路５はマイクロ命令デコーダ５０
１を含んでいる。

割込情報格納制御部１内の旧割込要因レジスタ１０１と
新割込要因レジスタ１０２とは同一のビット構成を有し
ており、各ビットはそれぞれ異なる割込要因に対応し、
右側のビット程レベルの高い割込要因に対応している。

また、新割込要因レジスタ１０２の各ビットは一度“１
″がセットされると、リセットされるまでその内容を保
持するものである。また、旧割込要因レジスタ１０１と
新割込要因レジスタ１０２との間に設けられているゲー
ト回路１０６は、新割込要因レジスタ１０２の出力信号
の内の最古ビット検出回路１０５からの制御信号にょっ
て指定されたビット位置の信号を旧割込要因レジスタ１
０１の対応するビットに加えるものである。

例えば、新割込要因レジスタ１０２の出力信号の内のＮ
ビット目が指定された場合は、その信号を旧割込要因レ
ジスタ１０１ＯＮビット目に加えるものである。

第２図に於いて、旧割込要因レジスタ１０１と新割込要
因レジスタ１０２とがリセットされた後の最初の割込要
因発生時には、次のような処理が行なわれる。最初の割
込要因発生時に単一の割込要因或いは同時に複数の割込
要因が発生すると、新割込要因レジスタ１０２の上記割
込要因に対応するビットに“１″がセットされる。そし
て、新割込要因レジスタ１０２の出力信号と旧割込要因
レジスタ１０１の出力信号との排他的論理和がＥＸ−Ｏ
Ｒゲート１０３でとられる。この場合、旧割込要因レジ
スタ１０１の出力信号は全ビット“θ″であるので、Ｅ
Ｘ−ＯＲゲート１０３の出力信号は新割込要因レジスタ
１０２の出力信号と同一のものとなる。そして、ＥＸ−
ＯＲゲート１０３の出力信号は最右ビット検出回路１０
５に加えられ、最右ビット検出回路１０５はＥＸ−ＯＲ
ゲート１０３の出力信号の“１”となっているビットの
内の最も右側のビットのビット位置を検出し、検出結果
を割込情報メモリアドレスレジスタ２０１にセットする
と共に割込情報メモリ制御回路２０４に書込指示を加え
る。即ち、最右ビット検出回路１０５は最初の割込要因
発生時に発生した割込要因の内の最高レベルのものを検
出し、検出した割込要因に対応した値を割込情報メモリ
アドレスレジスタ２０１にセットすることになる。

また、バッファ回路２０２には、上記割込要因の発生と
同時にその時の割込情報が、割込処理が許可されている
か否かにかかわらず、格納されており、割込情報メモリ
制御回路２０４は最右ビット検出回路１０５から書込指
示が加えられると、割込情報メモリ２０３の割込情報メ
モリアドレスレジスタ２０１にセットされている値に対
応した領域にバッファ回路２０２に格納されている割込
情報を一度に或いは複数回に分けて書込む。ここで、割
込情報メモリアドレスレジスタ２０１にセントされてい
るのは、最初の割込要因発生時に発生した割込要因の内
の最高レベルの割込要因に対応した値であるので、バッ
ファ回路２０２に格納されている割込情報は割込情報メ
モリ２０３の同時に発生した割込要因の内の最高レベル
の割込要因対応の領域に書込まれることになる。

また、最右ビット検出回路１０５は割込情報メモリ制御
回路２０４に書込み指示を加えた後、ゲート回路１０６
に制御信号を加え、新割込要因レジスタ１０２の出力信
号の内の特定ビワ）　（ＥＸ−ＯＲゲート１０３の出力
信号の１″となっているビットの内の最も右側のビット
と同一のビット）の信号を旧割込要因レジスタ１０１の
対応するビットにセントする。最初の割込要因発生時に
発生した割込要因□が単一の場合は、上記した処理を行
なうことにより、旧割込要因レジスタ１０１の内容と新
割込要因レジスタ１０２の内容とが同一になり、ＥＸ−
ＯＲゲート１０３の出力信号が全て“０”となるので、
最初の割込要因発生時に於ける割込情報の格納処理は終
了するが、最初の割込要因発生時に発生した割込要因が
複数ある場合は、旧割込要因レジスタ１０１の内容と新
割込要因レジスタ１０２の内容とは同一にならず、ＥＸ
−ＯＲゲート１０３の出力信号が全て“０″とならない
ので、前述したと同様の処理が行なわれる。この場合、
ＥＸ−ＯＲゲート１０３の出力信号の“１”となってい
るビットの内の最も右側のビットは最初の割込発生時に
発生した割込要因の内の二番目にレベルの高い割込要因
に対応したビットであるので、バッファ回路２０２に格
納されている割込情報は割込情報メモリ２０３の上記二
番目にレベルの高い割込要因対応の領域に格納される。

そして、旧割込要因レジスタ１０１及び新割込要因レジ
スタ１０２をリセットした後に最初に発生した一回目の
割込要因に対する上記した処理が終了した後に、二回目
の割込要因が発生すると、次のような処理が行なわれる
。

新割込要因レジスタ１０２の各ビットは前述したように
、一旦″１″がセットされるとりセントされるまでその
内容を保持するものであるから、二回目の割込要因が発
生すると、新割込要因レジスタ１０２の各ビットの内の
一回目及び二回目の割込要因に対応したビットが“１”
となる。また、この時、旧割込要因レジスタ１０１は一
回目の割込要因に対応したビットのみが“１″となって
いる。

従って、二回目の割込要因発生時に発生した割込要因が
一回目の割込要因発生時に発生した割込要因以外の割込
要因を含んでいる場合は、ＥＸ−ＯＲゲート１０３の出
力信号の内、二回目の割込要因発生時に新たに発生した
割込要因対応のビットのみが“１”となって張布ビット
検出回路１０５に加えられ、前述したと同様の処理が行
なわれ、割込情報メモリ２０３の所定の領域（二回目の
割込要因発生時に発生した割込要因の内の最もレベルの
高い割込要因に対応した領域）にバッファ回路２０２に
格納されていた割込情報が書込まれる。これに、対して
、二回目の割込要因発生時に発生した割込要因が一回目
の割込要因発生時に発生した割込要因に全て含まれる場
合は、ＥＸ−ＯＲゲート１０３の出力信号は全ビット“
０″となるので、張布ビット検出回路１０５は何等処理
を行なわない。即ち、−回目の割込要因発生時に発生し
た割込要因と二回目の割込要因発生時に発生した割込要
因が同種のものである場合は、−回目の割込要因発生時
に於いてのみ割込情報を割込情報メモリ２０３に書込む
処理が行なわれ、二回目の割込要因発生時に於いて割込
情報が上塗りされることはなく、−回目の割込要因発生
時に於いて書込まれた割込情報が保存される。これは、
割込処理に於ける情報解析等では最初に割込要因が発生
した時点の割込情報が有益である点に着目し、メモリの
使用量を少なくできるようにしたものである。

三回目以降の割込要因発生に対しても同様の処理が行な
われる。ここまで、説明してきた一割込情報の格納は、
割込処理を禁止するか許可するかに関係なく、ハードウ
ェアで実行されるものであり、マイクロプログラムの流
れに影響を与えるものではない。

また、割込処理が許可されている状態、即ち、インヒビ
ソトゲート１０４に加える割込処理禁止信号を“０”に
している状態で割込要因が発生すると、その時点でマイ
クロプログラムの流れが変わる。即ち、発生した割込要
因の内の最高レベルの割込要因対応のアドレスが、新割
込要因レジスタ１０２の出力信号を受ける割込アドレス
発生回路３０１で生成され、このアドレスがインヒビ・
ノドゲート１０４の出力信号で割込アドレス発生回路３
０１側に切換ねる選択回路３０２で選択され、マイクロ
プログラムメモリアドレスレジスタ４０１に設定される
。

このため、割込処理のためのマイクロ命令がマイクロプ
ログラムメモ１Ｊ４０２から読出され、マイクロ命令デ
コーダ５０１で解読され、割込処理が実行される。

これに対して、割込処理が禁止されている状態、即ち、
インヒビットゲート１０４に加える割込処理禁止信号を
“ビにしそいる状態で割込要因が発生した場合は、選択
回路３０２が割込アドレス発生回路３０１側に切換わら
ないため、その時点では割込処理は実行されず、従って
、マイクロプログラムの流れも変わらず、割込要因と割
込情報の格納のみが行なわれる。そして、割込処理が許
可された時点で、選択回路３０２が切換わり、新割込要
因レジスタ１０２に格納されていたレベルの高い割込要
因から順に対応するアドレスが割込アドレス発生回路３
０１より発生され、各割込要因対応の割込処理がレベル
の高いものから順次実行される。この時、割込要因発生
時点に於いて、割込情報メモ１Ｊ２０３に格納しておい
た割込情報が使用される。

尚、旧割込要因しジスク１０１．新割込要因レジスタ１
０２のリセットは例えば割込処理が許可され、新割込要
因レジスタ１０２に格納されている割込要因対応の割込
処理を全て実行した後に行なわれる。

第３図は割込処理を禁止している時に割込要因が発生し
た場合の本発明に於ける処理を示したものであり、割込
処理が禁止されていても割込要因発生時の割込情報をマ
イクロプログラムによる通常処理と並行して直ちに格納
できることを示している。

尚、上述した実施例に於いては、割込情報メモｌＪ’２
０３に各割込要因対応の領域を持たせるようにしたが、
各割込要因対応のレジスタを設けるようにしても良いこ
とは勿論である。

〔発明の効果〕

以上説明したように、本発明は、割込要因が発生した時
、割込情報メモリ２０３等の割込情報格納手段に、割込
情報格納制御部１等のプログラム実行部とは独立な割込
情報格納制御手段がその時点の装置各部の状態等を示す
割込情報を格納するようにしたので、割込処理を禁止し
ている時に割込要因が発生した場合であっても、プログ
ラム実行部の処理に影響を与えずに、割込要因が発生し
た時点に於ける割込情報を格納することができ、後で割
込処理が許可された時の割込処理に於いて割込要因発生
時点の正確な割込情報を使用することができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
に示した各部の構成を詳細に示したブロック図、 第３図は本発明による処理内容を示す図及び、第４図は
従来例の処理内容を示す図である。 図に於いて、１・・・割込情報格納制御部、２・・・割
込情報格納部、３・・・シーケンサ、４・・・マイクロ
メモリ部、５・・・実行回路、１０１・・・旧割込要因
レジスタ、１０２・・・新割込要因レジスタ、１０３・
・・ＥＸ−ＯＲゲート、１０４・・・インヒビソトゲー
ト、１０５・・・張布ビット検出回路、１０６・・・ゲ
ート回路、２０１・・・割込情報メモリアドレスレジス
タ、２０２・・・バッファ回路、２０３・・・割込情報
メモリ、２０４・・・割込情報メモリ制御回路、３０１
・・・割込アドレス発生回路、３０２・・・選択回路、
４０１・・・マイクロプログラムメモリアドレスレジス
タ、４０２・・・マイクロプログラムメモリ、５０１・
・・マイクロ命令デコーダ。

Claims (1)

1. 【特許請求の範囲】 複数の割込要因を格納する割込要因格納手段と、該割込
   要因格納手段に格納された割込要因対応の割込処理をプ
   ログラム実行部に行なわせるか否かを制御する制御手段
   とを備えた割込制御回路に於いて、 割込情報を格納する割込情報格納手段と、 割込要因の発生に応答して前記割込情報格納手段に割込
   情報を格納する割込情報格納制御手段とを含むことを特
   徴とする割込制御回路。