JPS6320189Y2 - - Google Patents

Description

【考案の詳細な説明】

本考案は絶縁ゲート型電界効果トランジスタ
（以下MIS・FETという）を主体としたフリツ
プ・フロツプ回路、等に高密度・多機能化を要求
される集積回路に適した構成素子の少ないＲ−Ｓ
−Ｔフリツプ・フロツプ回路に関する。 従来、MIS・FETを用いたＲ−Ｓ−Ｔフリツ
プ・フロツプ回路として知られるものに第１図に
示す回路がある。これはＮチヤンネル形MIS・
FETで構成したＲ−Ｓ−Ｔフリツプ・フロツプ
回路で、図中D₁及びD₂はデイプリツシヨン形
MIS・FETからなる負荷トランジスタ、E₁，E₂，
E₃，E₄，E₅及びE₆はエンハンスメント型MIS・
FET、E₁及びE₂はそれぞれセツト及びリセツト
信号入力用MIS・FET、E₃及びE₄はトリガ信号
入力用MIS・FET、E₅及びE₆は帰還用MIS・
FETで、更にＱ及びはそれぞれセツト及びリ
セツト出力端、Ｓ及びＲはそれぞれセツト及びリ
セツト信号入力端、Ｔはトリガ信号入力端、１及
び２はそれぞれ電源端である。この回路は八素子
で構成され、構成素子数が多く、また、セツト及
びリセツト入力信号に禁止状態即ちＲ＝Ｓ＝“１”
があり、雑音余裕度も少ないという欠点がある。
この回路の真理値表を第１表に示し、その動作信
号波形を第２図ａ〜ｅに示す。なお、それぞれの
信号はハイ・レベルを“１”、ロウ・レベルを
“０”と規定しており、第１表のイ〜ハの状態は
それぞれ第２図に示した信号波形におけるイ〜ハ
のタイミングに対応している。

【表】 ところで、このようなフリツプ・フロツプ回路
を主体とする集積回路を形成する場合には、最近
の集積回路技術の進歩がたとい素子寸法を縮少化
せしめて、チツプ内に形成される素子数、機能密
度いずれをとつても飛躍的に増大させ、複雑な機
能を有する回路を一つのチツプ内に集積化するこ
とを可能にしているとしても、フリツプ・フロツ
プ回路自体の構成素子数が多いという点から、容
易には上記した事柄が達成されず、従つて構成素
子数が少なく、すなわち簡単な回路構成からな
り、集積回路化した場合に、より多くの機能を有
し、ひいてはコストの低減及び製造歩留りを向上
し得るフリツプ・フロツプ回路が必要とされる。
本考案の目的とするところは、構成素子数の抵減
化およびそれに供なう歩留の向上、コストの低減
を図ることができ、しかもセツト及びリセツト入
力信号にわずかの電位差があればセツト−リセツ
ト動作を行ない、デイジタル回路のみならず、ア
ナログ回路においても入力信号の比較回路として
使用できるフリツプ・フロツプ回路を提供するも
のである。 以下本考案の一実施例を図面を参照して説明す
る。 第３図はＮチヤンネル形MIS・FETで構成し
た回路で、D₁，D₂はデイプリーシヨン型の
MIS・FET、E₁，E₂及びE₃はエンハンスメント
型のMIS・FETである。そして、このデイプリ
ーシヨン型MIS・FETD₁とエンハンスメント型
MIS・FETE₁とを直列接続してその接続点を出
力端Ｑとする第１の直列回路と、同じくデイプリ
ーシヨン型MIS・FETD₂とエンハンスメント型
MIS・FETE₂とを直列接続して、その接続点を
出力端とする第２の直列回路とからなり、この
第１と第２の直列回路を並列に接続して、デイプ
リーシヨン型MIS・FETD₁及びD₂のドレイン電
極（以後単にドレインと略称する）を電源Vccの
端子１に、エンハンスメント型MIS・FETE₁及
びE₂のソース電極（以後単にソースという）を
電源Vssの端子２に接続する。そして、上記二つ
の直列回路のエンハンスメント型MIS・FETE₁
及びE₂のゲート電極（以下単にゲートと略称す
る）と各出力端，Ｑとを互いに交互接続し、か
つ前記各出力端Ｑ及びなどをスイツチング用エ
ンハンスメント型MIS・FETE₃を介して接続す
る。そして、前記デイプリーシヨン型MIS・
FETD₁及びD₂の各ゲートをそれぞれセツト信号
入力端Ｓ及びリセツト信号入力端Ｒとするととも
に、前記スイツチング用MIS・FETE₃のゲート
をトリガ信号入力端Ｔとしている。 このような構成において、ハイ・レベルの電圧
を論理“１”とし、ロウ・レベルの電圧を論理
“０”とする正論理を用いて動作を説明する。こ
の回路は、第２表に示す真理値表を満足するもの
であり、その動作信号波形を第４図ａ〜ｅに示
す。 なお、MIS・FETD₁とE₁，MIS・FETD₂とE₂
は双方の入力信号が“１”であつても出力Ｑ及び
Ｑは“０”となるように形成されており、更に
MIS・FETD₁とD₂，E₁とE₂はそれぞれ全く同じ
電気的特性をもつものである。 最初に説明に入る前に、導通状態、非導通状態
という言葉について定める。この二つの状態をデ
イプリーシヨン型MIS・FETにおいても、エン
ハンスメント型MIS・FETにおいても同じ意味
に用い、次の様に定める。それは、流れている電
流に関係なく、「導通状態」を単にゲートに“１”
レベルが加わつた状態とし、「非導通状態」をゲ
ートに“０”レベルが加わつた状態とする。なお
説明においては導通状態をオン、非導通状態をオ
フと略称し、「導通状態である」ことを「オンで
ある」とし、「非導通状態である」ことを「オフ
である」とする。 また、第２表に示した真理値表においては、先
に第１表に示した真理値表も合せて、トリガ 号
Ｔ＝“１”の状態を“１”に立上つてから“０”
となる立下り終了までの状態を表わし、出力は立
下り以後の安定した状態を表わし、更に第４図中
イ〜ニのタイミングは真理値表に示したイ〜ハの
状態と対応する。

【表】 次に真理値表にもとづいて、動作を説明する。 １ Ｓ＝“０”，Ｒ＝“０”の場合 最初にＴ＝“０”において、セツト状態即ち、
出力端がＱ＝“１”，＝“０”にあつたとして動
作を説明する。Ｔ＝“０”では、MIS・FETE₃が
オフし、出力端Ｑととは遮断され寄生容量q1，
q2により出力端の＝“０”，Ｑ＝“１”という電
位は保持される。今、Ｔ＝“１”となると、
MIS・FETE₃はオン１、寄生容量q2の放電によ
り、出力端Ｑととほぼ同電位となる。しかし、
MIS・FETE₃があるため、全くの同電位とはな
らず、Ｑ＞となつている。ここで、Ｔ＝“０”
となると、MIS・FETE₃はオフし、再び出力端
Ｑととは遮断される。この時、MIS・FETD₁
とD₂とはデイプリーシヨン型であるためオフに
もかかわらず電流が流れ、寄生容量q2及びq1を
それぞれ充電し始める。そして、Ｔ＝“１”にお
いて出力端のレベルはＱ＞という状態であるの
で、いち早く出力端Ｑの方が“１”レベルに達
し、同時にMIS・FETE₂をオンさせるので、寄
生容量q1が充電されるのが遅れ、ついには出力
端は“０”レベルとなつてしまう。したがつ
て、出力端はそれぞれＱ＝“１”，＝“０”であ
り、最初の状態を保持する。最初の状態がリセツ
ト状態即ち出力端がＱ＝“０”，＝“１”であつ
ても全く同様であり、最初の状態を保持する。 ２ Ｓ＝“１”，Ｒ＝“０”の場合 最初の出力状態がセツト状態にあつては先のＳ
＝“０”，Ｒ＝“０”の状態とほぼ同じである。Ｔ
＝“１”となりMIS・FETE₃がオンすると、Ｓ＝
“１”でMIS・FETD₁をオンするためにMIS・
FETD₁を流れる電流がMIS・FETD₂よりも大き
く、出力端Ｑからへ電流が流れる。すなわち、
出力レベルはＱ＞となり、かつ先の例よりもそ
のレベルの差は大きくなつている。そして、Ｔ＝
“０”となると先の例と同様に、寄生容量q1及び
q2を充電し始める。しかも、先の例よりも
MIS・FETD₁を流れる電流は大きく、より早く
出力端Ｑは“１”のレベルに達し、同時にMIS・
FETE₂をオンさせるので、最終的に出力端はそ
れぞれＱ＝“１”，＝“０”となる。次にリセツ
ト状態即ち出力端がＱ＝“０”，“１”の場合を
考える。今、Ｓ＝“１”，Ｒ＝“０”，Ｔ＝“０”で
は、MIS・FETはそれぞれD₁がオン、D₂がオフ、
E₁がオン、E₂がオフ、E₃はオフである。先に述
べたように、MIS・FETD₁及びE₁がともにオン
であるが、出力端Ｑは“０”である。ここで、Ｔ
＝“１”となりMIS・FETE₃がオンすると、Ｔ＝
“０”で出力端がそれぞれＱ＝“０”，＝“１”で
あつたので最初とＱとの電位差による電流が
からＱへ流れ、Ｑととほぼ同電位となる。しか
し、MIS・FETD₁がオンし、MIS・FETD₂がオ
フしているので、MIS・FETD₁を流れる電流は
MIS・FETD₂を流れる電流よりも大きく、今度
は出力端Ｑからへ電流が流れ、Ｑの方がより
もレベルが高くなり、Ｑ＞となる。このあとの
状態は先のセツト状態と同じで、Ｔ＝“０”とな
ることにより、Ｑ＝“１”，＝“０”となりセツ
ト状態となる。 ３ Ｓ＝“０”，Ｒ＝“１”の場合 この状態は先の２ Ｓ＝“１”，Ｒ＝“０”のセ
ツトの場合と全く同様に説明されるので説明は省
略する。 ４ Ｓ＝“１”，Ｒ＝“１”の場合 この状態は通常のフリツプ・フロツプ回路にお
いては禁止されているが、この回路では、１ Ｒ
＝“０”，Ｓ＝“０”の場合とほぼ同じで問題はな
い、順を追つて説明すると、最初、セツト状態で
出力端はそれぞれＱ＝“１”，＝“０”にあり、
Ｒ＝“１”，Ｓ＝“１”，Ｔ＝“０”であると、
MIS・FETはそれぞれD₁がオン、D₂がオン、E₁
がオフ、E₂がオン、E₃はオフである。いま、
MIS・FETE₃がオフしているので、出力端Ｑと
Ｑとの間に電流は流れはない。ここで、Ｔ＝“１”
となり、MIS・FETE₃がオンすると、出力端Ｑ
からへ初めは寄生容量q2の放電電流が流れ、
出力端Ｑととはほぼ同電位となる。しかし、
MIS・FETE₃があるため、全くの同電位とはな
らずＱ＞である。なおMIS・FETD₁及びD₂は
ともにオンであるが、セツト及びリセツト入力が
同電位であるので流れる電流も同じであり、
MIS・FETE₃を流れる電流に影響はない。ここ
で、Ｔ＝“０”となると、今までの例と同様に寄
生容量q2がいち早く充電されて、MIS・FETE₂
がオンし、その結果MIS・FETE₁がオフするの
で、出力端Ｑの方が先に“１”レベルに達して、
Ｑ＝“１”，＝“０”となり、最初のセツト状態
Ｑ＝“１”，＝“０”を保持する。同様にリセツ
ト状態にあつても保持する。 以上で真理値表のすべての状態を説明し終つた
が、ここで、“１”をハイ・レベル、“０”をロ
ウ・レベルとしたが、この回路の動作には従来の
ようにハイ・レベルの下表値及びロウ・レベルの
上限値に制約はなく、要するにセツト及びリセツ
ト入力にわずかな電位差があれば正常に動作する
ことはいままでの説明から容易に理解される。こ
の回路は、Ｔ＝“１”において、入力の電位差に
応じた電流がMIS・FETE₃を流れ、それにより
Ｔ＝“１”におけるＱ及びのレベル関係を決定
する。即ち入力レベルの高い方の出力端が高レベ
ルとなる。そしてＴ＝“０”となることにより、
寄生容量を充電し、入力レベルの高い方の出力が
他方に比べ早く“１”レベルに達するとともに、
一方の帰還用FETをオンさせるので、他方は
“０”レベルとなつてしまう。 このようにわずかの電位差があれば動作するた
め、フリツプ・フロツプ回路として用いるときの
入力の雑音に対する余裕度は大きく、電気的特性
もよい。また、スイツチング用MIS・FETE₃の
オン時の抵抗を変えることにより、入力に対する
感度を変えることもできる。 なお、前記実施例における各FETのドレイン
およびソースは接続および動作の説明上明確にす
るために用いたもので、これは全く逆であつても
よい。すなわち、一つの素子についてドレインと
ソースが全く入れ替つていても動作上全く同じで
ある。また動作に説明をＮチヤンネル形FETに
ついて行なつたが、Ｐチヤンネル形においても全
く同様になされる。 以上詳述したように本考案によれば、五素子と
いう極めて少ない素子数で、しかも電気的特性の
よいフリツプ・フロツプ回転が実現できる。また
通常のフリツプ・フロツプ回路、シフトレジスタ
だけでなく、入力信号の電位差で動作することに
より比較回路としても使用され幅広い応用が可能
となる。したがつて、構成素子数の低減化、機能
の増大をもたらし、回路設計が極めて容易とな
り、かつ機能当りの占有面積の縮少ができ、歩留
の向上およびコストの低下、そのうえに電気的特
性の向上が可能となる。

【図面の簡単な説明】

第１図は従来のフリツプ・フロツプ回路を示す
構成図、第２図ａ〜ｅは第１図における動作信号
波形図、第３図は本考案の一実施例を示す回路
図、第４図ａ〜ｅは同実施例における動作信号波
形図である。 D₁，D₂……デイプリーシヨン型MIS・FET、
E₁，E₂……エンハンスメント型MIS・FET、E₃
……スイツチング用MIS・FET、Ｑ，……出
力端、Ｓ……セツト入力端、Ｒ……リセツト入力
端、Ｔ……トリガ・パルス入力端、q1，q2……
寄生容量、Vcc……バイアス電源、Vss……接続
電源。

Claims (1)

【実用新案登録請求の範囲】
1. 第１の出力節点にゲートが接続され、かつ第２
   の出力節点と第１の電源端との間にソース・ドレ
   イン間が挿入された第１のエンハンスメント型ト
   ランジスタと、前記第２の出力節点にゲートが接
   続され、かつ前記第１の出力節点と前記第１の電
   源端との間にソース・ドレイン間が挿入された第
   ２のエンハンスメント型トランジスタと、前記第
   １の出力節点と第２の電源端との間にソース・ド
   レイン間が挿入された第３のデイプリツシヨン型
   トランジスタと、前記第２の出力節点と前記第２
   の電源端との間にソース・ドレイン間が挿入され
   た第４のデイプリツシヨン型トランジスタと、前
   記第１の出力節点と前記第２の出力接点との間に
   ソース・ドレイン間が挿入された第５のエンハン
   スメント型トランジスタとを有し、前記第３およ
   び第４のデイプリツシヨン型トランジスタのゲー
   トに夫々セツト信号およびリセツト信号を与え、
   前記第５のエンハンスメント型トランジスタのゲ
   ートにトリガ信号を与えることを特徴とするフリ
   ツプ・フロツプ回路。