JPS58111429A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS58111429A JPS58111429A JP56215659A JP21565981A JPS58111429A JP S58111429 A JPS58111429 A JP S58111429A JP 56215659 A JP56215659 A JP 56215659A JP 21565981 A JP21565981 A JP 21565981A JP S58111429 A JPS58111429 A JP S58111429A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- capacitor
- control signal
- delay
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に信号の遅延回路に
関する。
関する。
従来、遅延回路としては第１図、第２図に示子様表構成
の回路がある。第１図は抵抗凡ｌ、コンデンサＣ１で構
成される回路であシ、遅延量は抵抗１（、ｌとコンデン
サＣＩの時定数にょｐ決定される。第２図はインバータ
回路を偶数段使用した遅延回路であＬ ＃Ｉ２図では２
段の単純なＥ／Ｄ ＭＯＳインバータ回路を示している
。遅延量は各インバータのトランジスタの能力による立
上柄、立下り時間の遅れにより決定される。第１図、第
２図の回路においてＱｌｌ Ｑ３ｔ Ｑｓ、Ｑ７はディ
グレジ曹ン型ＭＯ８）ランジスタ＊ ＱＬ Ｑ４＊Ｑ６
ｔ Ｑｓはエンハンスメント型ＭＯ８）ランジスタであ
る。この種の遅延回路は抵抗値、コンデンサ容量値及び
各トランジスタサイズが決まってしまうとほぼ一定の遅
蛭量を示す。
の回路がある。第１図は抵抗凡ｌ、コンデンサＣ１で構
成される回路であシ、遅延量は抵抗１（、ｌとコンデン
サＣＩの時定数にょｐ決定される。第２図はインバータ
回路を偶数段使用した遅延回路であＬ ＃Ｉ２図では２
段の単純なＥ／Ｄ ＭＯＳインバータ回路を示している
。遅延量は各インバータのトランジスタの能力による立
上柄、立下り時間の遅れにより決定される。第１図、第
２図の回路においてＱｌｌ Ｑ３ｔ Ｑｓ、Ｑ７はディ
グレジ曹ン型ＭＯ８）ランジスタ＊ ＱＬ Ｑ４＊Ｑ６
ｔ Ｑｓはエンハンスメント型ＭＯ８）ランジスタであ
る。この種の遅延回路は抵抗値、コンデンサ容量値及び
各トランジスタサイズが決まってしまうとほぼ一定の遅
蛭量を示す。
本発明の目的はＭＯＳトランジスタのゲート信号の制御
によってＭＯＳトランジスタのオン抵抗を変化させ又は
容量値を変化させることにょシ遅延時間を可変にする回
路を提供することである。
によってＭＯＳトランジスタのオン抵抗を変化させ又は
容量値を変化させることにょシ遅延時間を可変にする回
路を提供することである。
本発１ＭＫおける遅延回路は、制御信号にょシ抵抗ｔ−
可変又は容量を可変にして遅延時間を可変可能にし九遅
嬌回路であり、４１にゲート端子に制御信号を接続した
第１のＭＯＳ）う／ジスタと前記第１のトランジスタの
ソース端子に接続し７ｔｌｌのコンデンサからなＬ制御
信号にょシ第１のトランジスタの導通暗抵抗を変化させ
ることにょ９遅延時間を可変にすることｔ特徴七丁九勝
磐井陰ｆＮＩＡ特に、抵抗と第２のコンデンサが接続し
、その中間接点にドレイン端子を接続し、ゲート端子に
制御信号を接続し、ソース端子に第３のコンデンサを接
続した第２のＭＯＳ）ランジスタからなＬ制御ｌ信号に
ょＣＮ２のトランジスタをスイッチとして動作させ容量
を可変にし、第２のトランジスタの非導通時に第３のコ
ンデンサを第２のコンデンサと同相で充放電する回路を
含み、第２のトランジスタの導通時にＭ３のコンデンサ
から前記充放電回路を切り離丁制御回路を含み、遅延時
間を可変にすることを特徴とする。
可変又は容量を可変にして遅延時間を可変可能にし九遅
嬌回路であり、４１にゲート端子に制御信号を接続した
第１のＭＯＳ）う／ジスタと前記第１のトランジスタの
ソース端子に接続し７ｔｌｌのコンデンサからなＬ制御
信号にょシ第１のトランジスタの導通暗抵抗を変化させ
ることにょ９遅延時間を可変にすることｔ特徴七丁九勝
磐井陰ｆＮＩＡ特に、抵抗と第２のコンデンサが接続し
、その中間接点にドレイン端子を接続し、ゲート端子に
制御信号を接続し、ソース端子に第３のコンデンサを接
続した第２のＭＯＳ）ランジスタからなＬ制御ｌ信号に
ょＣＮ２のトランジスタをスイッチとして動作させ容量
を可変にし、第２のトランジスタの非導通時に第３のコ
ンデンサを第２のコンデンサと同相で充放電する回路を
含み、第２のトランジスタの導通時にＭ３のコンデンサ
から前記充放電回路を切り離丁制御回路を含み、遅延時
間を可変にすることを特徴とする。
以下に本発明の実施例について図面を参照して説明する
。
。
第３図は本発明の遅延回路の一実施例である。
Ｑｌ−Ｑ４ｔｉ第１図、 第２図と同一なＰ２／ＤＭＵ
Ｓイ／バータ回路Ｙｒ＃ｌ成するＭＯＩＬ）ランジスタ
である。Ｑ９はブイプレシラン型ＭＯ８トランジスタで
あり、ドレイン端子Ｆｉ前段のインバータ出７７ＮＣ接
続され、ソース端子はコア７’７ｆＣｌ ト節点２で接
続されている。ゲート端子は制御信号ＣＮＴに接続され
ている。従って、トランジスタＱ９の導通暗抵抗は制御
信号ＣＮＴの電位により大きく依存し、ＣＮＴの電位が
高電位の時はトランジスタＱ９の導通暗抵抗は小さくな
シ、その結果コンデンサＣＩとの時定数で決まる遅延時
間量は小さくなる。ＣＮＴの電位が低電位の時はトラン
ジスタＱ９の導通暗抵抗は大きくなｐ％七の結果コンデ
ンサＣＩとの時定数で決まる遅延時間量は大きくなる。
Ｓイ／バータ回路Ｙｒ＃ｌ成するＭＯＩＬ）ランジスタ
である。Ｑ９はブイプレシラン型ＭＯ８トランジスタで
あり、ドレイン端子Ｆｉ前段のインバータ出７７ＮＣ接
続され、ソース端子はコア７’７ｆＣｌ ト節点２で接
続されている。ゲート端子は制御信号ＣＮＴに接続され
ている。従って、トランジスタＱ９の導通暗抵抗は制御
信号ＣＮＴの電位により大きく依存し、ＣＮＴの電位が
高電位の時はトランジスタＱ９の導通暗抵抗は小さくな
シ、その結果コンデンサＣＩとの時定数で決まる遅延時
間量は小さくなる。ＣＮＴの電位が低電位の時はトラン
ジスタＱ９の導通暗抵抗は大きくなｐ％七の結果コンデ
ンサＣＩとの時定数で決まる遅延時間量は大きくなる。
第４図は本発明の遅延回路の別な実施例である。Ｑｌ−
Ｑ４は第１図、第２図、第３図と同一なＥ／ＤＭＯＳイ
ンバータ団路を構成するＭＯＳ）ランジスタである。Ｑ
ＩＯはエンハンスメント型ＭＯ８）ランジスタであり、
ドレイン端子は節点２に接続され、ソース端子は節点６
でコンデンサＣ２に接続されていてゲート端子は制御信
号ＣＮＴＫ接続されている。Ｑ１３．Ｑ１４はＥ／ＤＭ
ＯＳインバータ回路を構成し、Ｑ１４のゲート端子は制
御信号ＣＮＴｌＣ接続されていて。
Ｑ４は第１図、第２図、第３図と同一なＥ／ＤＭＯＳイ
ンバータ団路を構成するＭＯＳ）ランジスタである。Ｑ
ＩＯはエンハンスメント型ＭＯ８）ランジスタであり、
ドレイン端子は節点２に接続され、ソース端子は節点６
でコンデンサＣ２に接続されていてゲート端子は制御信
号ＣＮＴＫ接続されている。Ｑ１３．Ｑ１４はＥ／ＤＭ
ＯＳインバータ回路を構成し、Ｑ１４のゲート端子は制
御信号ＣＮＴｌＣ接続されていて。
出力節点５はエンハンスメント型トランジスタＱ１５の
ゲート端子に接続されている。Ｑｌｌ。
ゲート端子に接続されている。Ｑｌｌ。
Ｑ１２祉Ｅ／Ｄ Ｍ ０８インバータ回路ｔＷ＃成し。
Ｑ１２のゲート端子は入力人に接続されていて。
出力節点４はトランジスタＱ１５のドレイン端子に接続
されている。トランジスタＱ１５のソース端子は節点６
に接続されている。トランジスタＱｌＯは制御信号ＣＮ
Ｔによってスイッチとして働く。即ち、ＣＮＴの電位が
高電位の時はトランジスタＱ１０はオンし、その結果コ
ンデンサＣ２は節点２から負荷容量としてみえる。この
時１節点５は低電位となっているのでトランジスタＱ１
５はオフ状態であり５節点４と節点６は電気的に切り離
されている。従って、この時の節点２の容量はコンデン
サＣ１とコンデンサＣ２との並列容量のため大きくなり
、七の結果、抵抗比１とで決まる遅延時間の量は大きく
なる。ＣＮＴが低電位の時はトランジスタＱＩＯはオフ
状態になり節点２と節点６は電気的に切り離される。そ
のため節点２のＶ量はコンデンサＣ１のみのため小さく
なり。
されている。トランジスタＱ１５のソース端子は節点６
に接続されている。トランジスタＱｌＯは制御信号ＣＮ
Ｔによってスイッチとして働く。即ち、ＣＮＴの電位が
高電位の時はトランジスタＱ１０はオンし、その結果コ
ンデンサＣ２は節点２から負荷容量としてみえる。この
時１節点５は低電位となっているのでトランジスタＱ１
５はオフ状態であり５節点４と節点６は電気的に切り離
されている。従って、この時の節点２の容量はコンデン
サＣ１とコンデンサＣ２との並列容量のため大きくなり
、七の結果、抵抗比１とで決まる遅延時間の量は大きく
なる。ＣＮＴが低電位の時はトランジスタＱＩＯはオフ
状態になり節点２と節点６は電気的に切り離される。そ
のため節点２のＶ量はコンデンサＣ１のみのため小さく
なり。
その結果、抵抗ｋＬｌとで決まる遅延時間の量は小さく
なる。この時１節点５は高電位となっているのでトラン
ジスタＱ１５はオン状態になシ、コンデンサＣ２は節点
４に電気的に接続される。節点４の電位紘節点１の電位
と同相出力のため、トランジスタＱＩＯがオフ状態でも
コンデンサＣ２は節点２と同相で充放電される。従って
、トランジスタＱＩＯがオフ状態からオン状態に切り変
わり走時も２節点２の電位がコンデンサＣ２の充電電荷
によって影響を受けることがないので所要の遅延時間が
得られる。尚、第４図における抵抗Ｒ１は特に必要なも
のでなく、抵抗）Ｌｌの無い場合はトランジスタＱｌ又
はＱ２の導通時抵抗と節点２の秤量の時定数で決まる遅
延時間になる。第５図は第３図又は第４図の制御信号Ｃ
ＮＴ、ＣＮＴと入力Ａ、入ＩＢの遅延時間の関係を示す
波形図であり、ＴＩ＜Ｔ２と遅延時間が可変になってい
る。
なる。この時１節点５は高電位となっているのでトラン
ジスタＱ１５はオン状態になシ、コンデンサＣ２は節点
４に電気的に接続される。節点４の電位紘節点１の電位
と同相出力のため、トランジスタＱＩＯがオフ状態でも
コンデンサＣ２は節点２と同相で充放電される。従って
、トランジスタＱＩＯがオフ状態からオン状態に切り変
わり走時も２節点２の電位がコンデンサＣ２の充電電荷
によって影響を受けることがないので所要の遅延時間が
得られる。尚、第４図における抵抗Ｒ１は特に必要なも
のでなく、抵抗）Ｌｌの無い場合はトランジスタＱｌ又
はＱ２の導通時抵抗と節点２の秤量の時定数で決まる遅
延時間になる。第５図は第３図又は第４図の制御信号Ｃ
ＮＴ、ＣＮＴと入力Ａ、入ＩＢの遅延時間の関係を示す
波形図であり、ＴＩ＜Ｔ２と遅延時間が可変になってい
る。
本発明の遅延回路は以上説明したように一定の遅延時間
でなく、制御信号の働らきによシ遅延時間を所要の量だ
け可変にすることが出来るという秀れた特徴がある。
でなく、制御信号の働らきによシ遅延時間を所要の量だ
け可変にすることが出来るという秀れた特徴がある。
第１図は従来の抵抗とコンデンサ構成の遅延回路會示す
図である。第２図は従来のインバータ回路を偶数段使用
した遅延回路である。第３図は本発明の遅延回路の一実
施例を示す図である。第４図は本発明の遅延回路の別な
実施例を示す図である。第５図は第３図又は第４図の信
号の遅延を示す波形図である。 Ｑｌｌ、Ｑｌ３・・・・・・ディプレジ曹ンｆｉＭＯ８
トランジスタ＊ Ｑ １０＋ Ｑｌ ２ｔ Ｑｌ ４−
Ｑｌ ５・・・・・・エンハンスメンＨＪＭＯ８）う
ｙジスタ、ｃ２・・・・・・コンデンサ。 半１同 １−＝ ＋−＋ −」 ｊ Ｊ を５Ｉｆｆｉ
図である。第２図は従来のインバータ回路を偶数段使用
した遅延回路である。第３図は本発明の遅延回路の一実
施例を示す図である。第４図は本発明の遅延回路の別な
実施例を示す図である。第５図は第３図又は第４図の信
号の遅延を示す波形図である。 Ｑｌｌ、Ｑｌ３・・・・・・ディプレジ曹ンｆｉＭＯ８
トランジスタ＊ Ｑ １０＋ Ｑｌ ２ｔ Ｑｌ ４−
Ｑｌ ５・・・・・・エンハンスメンＨＪＭＯ８）う
ｙジスタ、ｃ２・・・・・・コンデンサ。 半１同 １−＝ ＋−＋ −」 ｊ Ｊ を５Ｉｆｆｉ
Claims (4)
- （１） 制御信号によシ抵抗を可変又は容量を可変に
して遅延時間を可変可能にし九遅延回路。 - （２）ゲート熾子に制御信号ｔ−後接続た第１のＭＯＳ
トランジスタと前記第１のトランジスタのソース端子に
接続した第１のコンデンサからな９、制御信号により第
１のトランジスタの導通暗抵抗を変化させることくより
遅延時間を可変にすることｔ−特徴とした特許請求の範
囲第（１）項記載の遅延回路。 - （３）抵抗と第１のコンデンサが接続し、その中間接点
にドレイン端子ｔ−接続し、ゲート端子に制御信号ｔ−
後接続、ソース端子に第２のコンデンサを接続し九第１
のＭＯＳトランジスタからなり、制御信号により第２の
トランジスタをスイッチとして動作させ容量を可変にす
ることにょ夛遅延時間を可変にしたことｔ−特徴とする
特許請求の範囲第（１）項記載の遅延回路。 - （４） 第１のトランジスタの非導通時に嬶２の１７
デンサを第１のコンデンサの電位と同相で充放電する回
路及び第１のトランジスタの導通時に第２のコンデンサ
から前記充放電回路を切シ離丁制御回ｌ６１ｉ−含む特
許請求の範１［（１）項記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215659A JPS58111429A (ja) | 1981-12-24 | 1981-12-24 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215659A JPS58111429A (ja) | 1981-12-24 | 1981-12-24 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111429A true JPS58111429A (ja) | 1983-07-02 |
Family
ID=16676048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215659A Pending JPS58111429A (ja) | 1981-12-24 | 1981-12-24 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111429A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160087U (ja) * | 1987-04-09 | 1988-10-19 | ||
| US5055706A (en) * | 1986-10-01 | 1991-10-08 | Kabushiki Kaisha Toshiba | Delay circuit that resets after pulse-like noise |
| US5059838A (en) * | 1989-01-17 | 1991-10-22 | Kabushiki Kaisha Toshiba | Signal delay circuit using charge pump circuit |
| US5160863A (en) * | 1989-06-30 | 1992-11-03 | Dallas Semiconductor Corporation | Delay circuit using primarily a transistor's parasitic capacitance |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039848A (ja) * | 1973-08-11 | 1975-04-12 | ||
| JPS526450B2 (ja) * | 1972-09-05 | 1977-02-22 |
-
1981
- 1981-12-24 JP JP56215659A patent/JPS58111429A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526450B2 (ja) * | 1972-09-05 | 1977-02-22 | ||
| JPS5039848A (ja) * | 1973-08-11 | 1975-04-12 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055706A (en) * | 1986-10-01 | 1991-10-08 | Kabushiki Kaisha Toshiba | Delay circuit that resets after pulse-like noise |
| JPS63160087U (ja) * | 1987-04-09 | 1988-10-19 | ||
| US5059838A (en) * | 1989-01-17 | 1991-10-22 | Kabushiki Kaisha Toshiba | Signal delay circuit using charge pump circuit |
| US5160863A (en) * | 1989-06-30 | 1992-11-03 | Dallas Semiconductor Corporation | Delay circuit using primarily a transistor's parasitic capacitance |
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