JPS63202068A - 人力保護回路 - Google Patents
人力保護回路Info
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- JPS63202068A JPS63202068A JP3485187A JP3485187A JPS63202068A JP S63202068 A JPS63202068 A JP S63202068A JP 3485187 A JP3485187 A JP 3485187A JP 3485187 A JP3485187 A JP 3485187A JP S63202068 A JPS63202068 A JP S63202068A
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- circuit
- pad
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、例えば半導体集積回路（以下ＩＣという）
の入力部に印加されるサージなどの高電圧からＩＣ内部
の被保護回路を保護するための入力保護回路に関する。
の入力部に印加されるサージなどの高電圧からＩＣ内部
の被保護回路を保護するための入力保護回路に関する。
第４図は従来の入力保護回路の一例を示す回路図である
。同図において１は、例えばｔＣ内部回路の入力段を構
成する被保護回路であり、この被保護回路１は同じ基板
上に形成された入力保護回路２を介して、ＩＣパッド（
ＩＣ端子電極）３に接続されている。入力保護回路２は
正サージ吸収用ダイオード４および負サージ吸収用ダイ
オード５から成り、正サージ吸収用ダイオード４のアノ
ードは被保護回路１とＩＣパッド３との接続点に、カソ
ードはＩＣ内部回路の電源ラインＶ。０にそれぞれ接続
され、負サージ吸収用ダイオード５のアノードはグラン
ドすなわち半導体基板に、カソードは前記接続点に接続
されている。
。同図において１は、例えばｔＣ内部回路の入力段を構
成する被保護回路であり、この被保護回路１は同じ基板
上に形成された入力保護回路２を介して、ＩＣパッド（
ＩＣ端子電極）３に接続されている。入力保護回路２は
正サージ吸収用ダイオード４および負サージ吸収用ダイ
オード５から成り、正サージ吸収用ダイオード４のアノ
ードは被保護回路１とＩＣパッド３との接続点に、カソ
ードはＩＣ内部回路の電源ラインＶ。０にそれぞれ接続
され、負サージ吸収用ダイオード５のアノードはグラン
ドすなわち半導体基板に、カソードは前記接続点に接続
されている。
次に動作について説明する。ＩＣパッド３に電源電圧Ｖ
。０よりもかなり高い正サージ電圧が印加されると、電
流は正サージ吸収用ダイオード４を介して電源ラインへ
流れるため、印加されたサージ電圧は電源電圧Ｖ＋Ｖ（
ただし■ はＣＣｂｅｌ ｂｅ１ 正サーす吸収用ダイオード４の順方向電圧降下）にクラ
ンプされる。一方、ＩＣバッド３に負サージ電圧が印加
されると、電流は負サージ吸収用ダイオード５を介して
基板に流れ、印加されたサージ電圧は−■ （ただし
■、。２は負サージ吸収ｃ２ 用ダイオード５の順方向電圧降下）にクランプされる。
。０よりもかなり高い正サージ電圧が印加されると、電
流は正サージ吸収用ダイオード４を介して電源ラインへ
流れるため、印加されたサージ電圧は電源電圧Ｖ＋Ｖ（
ただし■ はＣＣｂｅｌ ｂｅ１ 正サーす吸収用ダイオード４の順方向電圧降下）にクラ
ンプされる。一方、ＩＣバッド３に負サージ電圧が印加
されると、電流は負サージ吸収用ダイオード５を介して
基板に流れ、印加されたサージ電圧は−■ （ただし
■、。２は負サージ吸収ｃ２ 用ダイオード５の順方向電圧降下）にクランプされる。
このようにして正または負のサージ電圧がＩＣパッド３
に印加されても、被保護回路１の耐圧以下にサージ電圧
がクランプされるため、被保護回路１は破壊から保護さ
れる。
に印加されても、被保護回路１の耐圧以下にサージ電圧
がクランプされるため、被保護回路１は破壊から保護さ
れる。
ところが従来の入力保護回路では、例えば第４図のＩＣ
チップがプリント配線基板に実装されていない状態で、
例えば人間の帯電などにより正サージ電圧がＩＣバッド
３に印加されると、ＩＣバッド３から正サージ吸収用ダ
イオード４を介して電源ラインに電圧が印加され、ＩＣ
内部回路の電源ラインとグランド間のインピーダンスで
決まる電流が流れることになる。このとき、前記インピ
ーダンスが高いとその電圧降下が大きくなり、正サージ
吸収用ダイオード４のカソードの電位が高くなるため、
そのアノードの電位すなわち被保護回路１の入力端の電
位も高くなり、正サージ吸収用ダイオード４の保護効果
が薄れる。このためサージ耐■が低下したり、インピー
ダンスのばらつきによりサージ耐量がばらつく等の問題
があった。
チップがプリント配線基板に実装されていない状態で、
例えば人間の帯電などにより正サージ電圧がＩＣバッド
３に印加されると、ＩＣバッド３から正サージ吸収用ダ
イオード４を介して電源ラインに電圧が印加され、ＩＣ
内部回路の電源ラインとグランド間のインピーダンスで
決まる電流が流れることになる。このとき、前記インピ
ーダンスが高いとその電圧降下が大きくなり、正サージ
吸収用ダイオード４のカソードの電位が高くなるため、
そのアノードの電位すなわち被保護回路１の入力端の電
位も高くなり、正サージ吸収用ダイオード４の保護効果
が薄れる。このためサージ耐■が低下したり、インピー
ダンスのばらつきによりサージ耐量がばらつく等の問題
があった。
この発明は上記のような問題点を解消するためになされ
たもので、電源ラインとグランド間のインピーダンスに
依存せず、十分な正サージ保護効果を得ることのできる
入力保護回路を提供することを目的とする。
たもので、電源ラインとグランド間のインピーダンスに
依存せず、十分な正サージ保護効果を得ることのできる
入力保護回路を提供することを目的とする。
この発明に係る入力保護回路は、入力部と被保護回路と
の接続点にアノード、前記被保護回路を含む内部回路の
電源ラインにカソードの接続された保護ダイオードを有
する入力保護回路において、前記接続点とグランド間に
、前記入力部への正の高圧印加時に導通するトランジス
タを接続したものである。
の接続点にアノード、前記被保護回路を含む内部回路の
電源ラインにカソードの接続された保護ダイオードを有
する入力保護回路において、前記接続点とグランド間に
、前記入力部への正の高圧印加時に導通するトランジス
タを接続したものである。
この発明においては、ＩＣパッド等の入力部に正の高電
圧が印加されるとトランジスタが導通し、該トランジス
タを介してグランドに電流が流れて前記上の高電圧が抑
圧されるとともに、保護ダイオードから電源ラインおよ
び内部回路を経てグランドに電流が流れるため、前記抑
圧された電圧はさらにクランプされ抑圧される。保護ダ
イオードのアノード電圧は前記トランジスタの導通によ
り十分抑圧されているため、内部回路の電源ラインおよ
びグランド間のインピーダンスが多少高くても、その電
圧降下が被保護回路の耐量を越えて大きくなることはな
い。
圧が印加されるとトランジスタが導通し、該トランジス
タを介してグランドに電流が流れて前記上の高電圧が抑
圧されるとともに、保護ダイオードから電源ラインおよ
び内部回路を経てグランドに電流が流れるため、前記抑
圧された電圧はさらにクランプされ抑圧される。保護ダ
イオードのアノード電圧は前記トランジスタの導通によ
り十分抑圧されているため、内部回路の電源ラインおよ
びグランド間のインピーダンスが多少高くても、その電
圧降下が被保護回路の耐量を越えて大きくなることはな
い。
第１図はこの発明による入力保護回路の一実施例を示ず
回路図である。図において６はＰチャネルＭＯ３ＦＥＴ
であり、７．８．９は各々そのドレイン、ソースおよび
ゲート電極である。トレイン電極７は被保護回路１とＩ
Ｃバッド３との接続点に接続され、ソースおよびゲート
電極８．９はともにグランドすなわち半導体基板と接続
されている。他の構成は第３図の従来回路と同様である
。
回路図である。図において６はＰチャネルＭＯ３ＦＥＴ
であり、７．８．９は各々そのドレイン、ソースおよび
ゲート電極である。トレイン電極７は被保護回路１とＩ
Ｃバッド３との接続点に接続され、ソースおよびゲート
電極８．９はともにグランドすなわち半導体基板と接続
されている。他の構成は第３図の従来回路と同様である
。
第２図は第１図の回路のうちＭＯ３ＦＥＴ６およびＩＣ
バッド３の部分のパターンを示す図であり、第３図はそ
のＡ−Ａ断面図である。図にＪ３いて１０はＩＣバッド
３の下に設けられたエピタキシャル層であり、分散領１
４１１で囲んでアイランド状とすることで他のエピタキ
シャル層から分離させ、たとえＩＣバッド３からのリー
クが生じてもＰＮ接合での逆バイアスにより他の素子に
影響を与えないようにしている。ドレインおよびソース
電極７，８はＰ膨拡散層で形成され、このうちエピタキ
シャル層１０内に形成されたドレイン７のＰ膨拡散層は
、フィールド酸化膜１２に設けられたコンタクトホール
１３を介して、アルミニウムなどのＩＣバッド３と接続
される。一方、ソース８のＰ膨拡散層８は半導体基板１
４と電気的に共通の分１１ｆｔ領域１１内に形成され、
フィールド酸化膜１２に設けられたコンタクトホール１
５を介して、グランド配線１６と共通のアルミニウムな
どのゲート電極９と接続される。第２図および第３図の
ＩＣパターンによれば、ＩＣバッド３下のエピタキシャ
ル層１０内に同時にＭＯＳＦＥＴ６を形成できるため、
チップサイズを大きくすることなく、ＭＯＳＦＥＴ６を
付加でき、チップコストの増大を抑えることができる。
バッド３の部分のパターンを示す図であり、第３図はそ
のＡ−Ａ断面図である。図にＪ３いて１０はＩＣバッド
３の下に設けられたエピタキシャル層であり、分散領１
４１１で囲んでアイランド状とすることで他のエピタキ
シャル層から分離させ、たとえＩＣバッド３からのリー
クが生じてもＰＮ接合での逆バイアスにより他の素子に
影響を与えないようにしている。ドレインおよびソース
電極７，８はＰ膨拡散層で形成され、このうちエピタキ
シャル層１０内に形成されたドレイン７のＰ膨拡散層は
、フィールド酸化膜１２に設けられたコンタクトホール
１３を介して、アルミニウムなどのＩＣバッド３と接続
される。一方、ソース８のＰ膨拡散層８は半導体基板１
４と電気的に共通の分１１ｆｔ領域１１内に形成され、
フィールド酸化膜１２に設けられたコンタクトホール１
５を介して、グランド配線１６と共通のアルミニウムな
どのゲート電極９と接続される。第２図および第３図の
ＩＣパターンによれば、ＩＣバッド３下のエピタキシャ
ル層１０内に同時にＭＯＳＦＥＴ６を形成できるため、
チップサイズを大きくすることなく、ＭＯＳＦＥＴ６を
付加でき、チップコストの増大を抑えることができる。
次に動作について説明する。第１図のＩＣチップがプリ
ント配線基板に未実装の状態でＩＣパッド３に正サージ
電圧が印加されると、ＰチャネルＭＯＳＦＥＴ６のドレ
イン電極７およびソース電極８間にチャネルが発生し、
ＭＯＳＦＥＴ６は導通する。このときＭＯＳＦＥＴ６の
ゲート電極９とソース電極８は共通となっているため、
ドレイン電極７およびソース電極８間すなわちＩＣパッ
ド３およびグランド（半導体基板１４）間の電圧−電流
特性はダイオードと同様に２乗特性となり、正サージ電
圧は十分に抑圧される。前記電圧−電流特性はＭＯ３Ｆ
ＥＴ６のパターン形状、より詳しくは有効ゲート長およ
びゲート幅の値によって変化するが、目安としてＩＣパ
ッド３と同程度のサイズ（約１００〜１５０μＴｒＬ０
）であれば、ＩＣパッド３に印加された正サージ電圧は
１５〜３０ｖ程度に抑圧される。
ント配線基板に未実装の状態でＩＣパッド３に正サージ
電圧が印加されると、ＰチャネルＭＯＳＦＥＴ６のドレ
イン電極７およびソース電極８間にチャネルが発生し、
ＭＯＳＦＥＴ６は導通する。このときＭＯＳＦＥＴ６の
ゲート電極９とソース電極８は共通となっているため、
ドレイン電極７およびソース電極８間すなわちＩＣパッ
ド３およびグランド（半導体基板１４）間の電圧−電流
特性はダイオードと同様に２乗特性となり、正サージ電
圧は十分に抑圧される。前記電圧−電流特性はＭＯ３Ｆ
ＥＴ６のパターン形状、より詳しくは有効ゲート長およ
びゲート幅の値によって変化するが、目安としてＩＣパ
ッド３と同程度のサイズ（約１００〜１５０μＴｒＬ０
）であれば、ＩＣパッド３に印加された正サージ電圧は
１５〜３０ｖ程度に抑圧される。
一方、未実装状態でＩＣパッド３に正サージ電圧が印加
されると従来同様に、電流が正サージ吸収用ダイオード
４から電源ラインおよびインピーダンス網としての内部
回路を経てグランド（半導体基板１４）に流れるため、
前記抑圧された電圧はさらにクランプされ抑圧される。
されると従来同様に、電流が正サージ吸収用ダイオード
４から電源ラインおよびインピーダンス網としての内部
回路を経てグランド（半導体基板１４）に流れるため、
前記抑圧された電圧はさらにクランプされ抑圧される。
このとき正サージ吸収用ダイオード４のアノード電圧は
十分に抑圧されているため、仮に内部回路の電源ライン
およびグランド間のインピーダンスが多少高くても、そ
の電圧降下が被保護回路１の耐量を越えて大きくなるこ
とはなく、サージ耐量が飛躍的に向上するとともに、イ
ンピーダンスのばらつきもサージ耐ｍにほとんど影響を
及ぼさなくなる。
十分に抑圧されているため、仮に内部回路の電源ライン
およびグランド間のインピーダンスが多少高くても、そ
の電圧降下が被保護回路１の耐量を越えて大きくなるこ
とはなく、サージ耐量が飛躍的に向上するとともに、イ
ンピーダンスのばらつきもサージ耐ｍにほとんど影響を
及ぼさなくなる。
なお通常電圧時はＭＯＳＦＥＴ６は導通せず、通常動作
に支障を与えることはない。また負サージ印加時の動作
は前述した従来回路の場合と同様であるので、説明は省
略する。
に支障を与えることはない。また負サージ印加時の動作
は前述した従来回路の場合と同様であるので、説明は省
略する。
以上説明したように、この発明によれば、入力部と被保
護回路との接続点とグランド間にトランジスタを設け、
入力部への正の高電圧印加時に該トランジスタを導通さ
せて高電圧を抑圧するように構成したので、被保護回路
を含む内部回路の電源ラインおよびグランド間のインピ
ーダンスが高い場合でも、前記接続点から正サージ吸収
用の保護ダイオード、電源ラインおよび内部回路を経て
グランドに流れる電流による前記インピーダンスのため
の電圧降下が被保護回路の耐滑を越えて大きくなること
はなく、十分な正サージ保護効果が得られる。
護回路との接続点とグランド間にトランジスタを設け、
入力部への正の高電圧印加時に該トランジスタを導通さ
せて高電圧を抑圧するように構成したので、被保護回路
を含む内部回路の電源ラインおよびグランド間のインピ
ーダンスが高い場合でも、前記接続点から正サージ吸収
用の保護ダイオード、電源ラインおよび内部回路を経て
グランドに流れる電流による前記インピーダンスのため
の電圧降下が被保護回路の耐滑を越えて大きくなること
はなく、十分な正サージ保護効果が得られる。
第１図はこの発明による入力保護回路の一実施例を示す
回路図、第２図はそのパターンを示す図、第３図はその
Ａ−Ａ断面図、第４図は従来の入力保護回路を示す回路
図である。 図において、１は被保護回路、３はＩＣパッド（入力部
）、４は正サージ吸収用ダイオード（保護ダイオード）
、６はＰチャネルＭＯＳＦＥＴ（トランジスタ）である
。 なお、各図中同一符号は同一または相当部分を示す。
回路図、第２図はそのパターンを示す図、第３図はその
Ａ−Ａ断面図、第４図は従来の入力保護回路を示す回路
図である。 図において、１は被保護回路、３はＩＣパッド（入力部
）、４は正サージ吸収用ダイオード（保護ダイオード）
、６はＰチャネルＭＯＳＦＥＴ（トランジスタ）である
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）入力部と被保護回路との接続点にアノード、前記
被保護回路を含む内部回路の電源ラインにカソードの接
続された保護ダイオードを有する入力保護回路において
、前記接続点とグランド間に、前記入力部への正の高圧
印加時に導通するトランジスタを接続したことを特徴と
する入力保護回路。 - （２）前記被保護回路を含む内部回路は半導体集積回路
であり、前記入力部はＩＣパッドであり、前記トランジ
スタはドレイン電極が前記ＩＣパッドと、ソースおよび
ゲート電極が半導体基板とそれぞれ接続されたＰチャネ
ルＭＯＳＦＥＴである、特許請求の範囲１項記載の入力
保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3485187A JPS63202068A (ja) | 1987-02-17 | 1987-02-17 | 人力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3485187A JPS63202068A (ja) | 1987-02-17 | 1987-02-17 | 人力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202068A true JPS63202068A (ja) | 1988-08-22 |
Family
ID=12425684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3485187A Pending JPS63202068A (ja) | 1987-02-17 | 1987-02-17 | 人力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202068A (ja) |
-
1987
- 1987-02-17 JP JP3485187A patent/JPS63202068A/ja active Pending
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