JPS63204597A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63204597A JPS63204597A JP62035547A JP3554787A JPS63204597A JP S63204597 A JPS63204597 A JP S63204597A JP 62035547 A JP62035547 A JP 62035547A JP 3554787 A JP3554787 A JP 3554787A JP S63204597 A JPS63204597 A JP S63204597A
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- data line
- memory cell
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- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置さらにはそれに含まれるデータ
線電位のデータ読み出し時におけるディスチャージ技術
に関し、例えばＥＥＰＲＯＭ （エレクトリカリ・イレ
イザブル・アンド・プログラマブル・リード・オンリ・
メモリ）に適用して有効な技術に関するものである。
線電位のデータ読み出し時におけるディスチャージ技術
に関し、例えばＥＥＰＲＯＭ （エレクトリカリ・イレ
イザブル・アンド・プログラマブル・リード・オンリ・
メモリ）に適用して有効な技術に関するものである。
メモリセルがＭＮＯＳ （メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような電気的に書き換え可
能な半導体不揮発性記憶素子から構成されるＥ Ｅ Ｐ
ＲＯＭにおいて、そのメモリセルは、昭和６０年１２月
２５０オ一ム社発行の「マイクロコンピュータハンドブ
ックＪ Ｐ２６６などに記載されているように、書き込
み時には、そのゲートに正の高電圧を印加すると共に基
板側を接地すると、トンネル効果によって電子がゲート
絶縁膜のトラップ部分に注入されてそのしきい値電圧が
正の比較的大きな値とされる。一方、消去に際しては、
基板に正の電圧を印加すると共にゲートに接地電位を供
給して、上記とは逆にそのトラップ部分に正孔を注入し
てしきい値電圧を小さな値にする。そのようにしてプロ
グラムされたメモリセルからデータを読み出すときは、
ＭＮＯＳに直列接続されてデータ線に結合されている選
択用ＭＯＳＦＥＴのゲート電極に比較的高い電圧を印加
すると共に、ＭＮＯＳのゲート電極に接地電位を供給す
る。そうすると、書き込みプログラムされているメモリ
セルに対してはドレイン電流が流れず。
サイド・セミコンダクタ）のような電気的に書き換え可
能な半導体不揮発性記憶素子から構成されるＥ Ｅ Ｐ
ＲＯＭにおいて、そのメモリセルは、昭和６０年１２月
２５０オ一ム社発行の「マイクロコンピュータハンドブ
ックＪ Ｐ２６６などに記載されているように、書き込
み時には、そのゲートに正の高電圧を印加すると共に基
板側を接地すると、トンネル効果によって電子がゲート
絶縁膜のトラップ部分に注入されてそのしきい値電圧が
正の比較的大きな値とされる。一方、消去に際しては、
基板に正の電圧を印加すると共にゲートに接地電位を供
給して、上記とは逆にそのトラップ部分に正孔を注入し
てしきい値電圧を小さな値にする。そのようにしてプロ
グラムされたメモリセルからデータを読み出すときは、
ＭＮＯＳに直列接続されてデータ線に結合されている選
択用ＭＯＳＦＥＴのゲート電極に比較的高い電圧を印加
すると共に、ＭＮＯＳのゲート電極に接地電位を供給す
る。そうすると、書き込みプログラムされているメモリ
セルに対してはドレイン電流が流れず。
また、消去プログラムされているメモリセルに対しては
ドレイン電流が流れ、そのドレイン電流の有無に応じて
メモリセルのプログラム状態が判別される。
ドレイン電流が流れ、そのドレイン電流の有無に応じて
メモリセルのプログラム状態が判別される。
ところで、」二記したようにＭＮＯＳから成るようなメ
モリセルに対するプログラム状態を変更する場合、その
メモリセルには内部で昇圧形成したような高電圧を印加
しなければならないため、その効率化を図るために、メ
モリセルアレイにおける同一行のメモリセルに対するプ
ログラム状態の変更を一括して行う構成が従来から検討
されている。例えば、各データ線にプリップフロップ回
路かな成るようなデータラッチ回路を新たに結合してお
き、プログラム状態の変更時には、同一行の各メモリセ
ルからデータを一旦データラッチ回路に読み出し、その
ラッチされたデータがプログラムすべきデータと不一致
であるメモリセルに対してプログラム状態を変更するよ
うに構成されている。
モリセルに対するプログラム状態を変更する場合、その
メモリセルには内部で昇圧形成したような高電圧を印加
しなければならないため、その効率化を図るために、メ
モリセルアレイにおける同一行のメモリセルに対するプ
ログラム状態の変更を一括して行う構成が従来から検討
されている。例えば、各データ線にプリップフロップ回
路かな成るようなデータラッチ回路を新たに結合してお
き、プログラム状態の変更時には、同一行の各メモリセ
ルからデータを一旦データラッチ回路に読み出し、その
ラッチされたデータがプログラムすべきデータと不一致
であるメモリセルに対してプログラム状態を変更するよ
うに構成されている。
本発明者らは、上記したデータラッチ回路を新たに付加
したデータ線の電位について検討したところ、ラッチ回
路にラッチされるデータのレベルが論理」】のハイレベ
ルであるとすると、データ線には、フリップフロップ回
路によって構成されるラッチ回路から不所望な電流が供
給されてデータ線の電位が電源電圧即ち論理上のハイレ
ベルに充電されて１次のデータ読み出し動作において、
当該データ線にロウレベルのデータが読み出されるとき
、そのデータ線は、選択されたメモリセルを介して電源
電圧レベルから接地レベルまで放電されなければならず
、それによって、読み出しデータのロウレベル確定が遅
延されるという問題点のあることを見出した。
したデータ線の電位について検討したところ、ラッチ回
路にラッチされるデータのレベルが論理」】のハイレベ
ルであるとすると、データ線には、フリップフロップ回
路によって構成されるラッチ回路から不所望な電流が供
給されてデータ線の電位が電源電圧即ち論理上のハイレ
ベルに充電されて１次のデータ読み出し動作において、
当該データ線にロウレベルのデータが読み出されるとき
、そのデータ線は、選択されたメモリセルを介して電源
電圧レベルから接地レベルまで放電されなければならず
、それによって、読み出しデータのロウレベル確定が遅
延されるという問題点のあることを見出した。
本発明の目的は、メモリセルが結合されているデータ線
に不所望な電荷が供給されても、それがデータの読み出
し速度に影響を与えない半導体記憶装置を提供すること
にある。
に不所望な電荷が供給されても、それがデータの読み出
し速度に影響を与えない半導体記憶装置を提供すること
にある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示されるノ発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、メモリセルが結合されたデータ線にリーク電
流パスを結合すると共に、データの読み出し開始前にお
けるデータ線の充電電位を、読み出しデータのハイレベ
ル及びロウレベルに対して所望の中間電位に維持するス
イッチ制御可能な負荷素子を上記リーク電流パスに介在
させるものであり、例えば、上記データ線には、電気的
に書き換え可能な不揮発性半導体メモリセルのプログラ
ム状態に応じたデータを書き換えのためにラッチ可能な
フリップフロップ回路が結合されていて、上記スイッチ
制御可能な負荷素子は、Ｐチャンネル型ＭＯＳＦＥＴで
あり、当該ＭＯＳＦＥＴ（７）ゲート電極には、データ
読み出し開始前に夫々オン状態を採り得る直列接続され
た１対のＰチャンネル型コントロールＭＯＳＦＥＴの結
合ノードが接続されて構成されるものである。
流パスを結合すると共に、データの読み出し開始前にお
けるデータ線の充電電位を、読み出しデータのハイレベ
ル及びロウレベルに対して所望の中間電位に維持するス
イッチ制御可能な負荷素子を上記リーク電流パスに介在
させるものであり、例えば、上記データ線には、電気的
に書き換え可能な不揮発性半導体メモリセルのプログラ
ム状態に応じたデータを書き換えのためにラッチ可能な
フリップフロップ回路が結合されていて、上記スイッチ
制御可能な負荷素子は、Ｐチャンネル型ＭＯＳＦＥＴで
あり、当該ＭＯＳＦＥＴ（７）ゲート電極には、データ
読み出し開始前に夫々オン状態を採り得る直列接続され
た１対のＰチャンネル型コントロールＭＯＳＦＥＴの結
合ノードが接続されて構成されるものである。
〔作 用〕
上記した手段によれば、フリップフロップ回路にラッチ
されるデータのレベルが論理上のハイレベルであるとす
ると、データ線にはフリップフロツブ回路から不所望な
電流が供給されるが、当該電流は、データ読み出し動作
開始前の負荷素子のスイッチ動作により、リーク電流パ
スを介して流れることにより、そのときのデータ線のレ
ベルは、論理−ヒのハイレベル及びロウレベルの中間レ
ベルに維持され、それによって、当該データ線にロウレ
ベルのデータが読み出されるときに、その読みだしデー
タのロウレベル確定が遅延されるという事態を防止して
、メモリセルが結合されているデータ線に不所望な電荷
が供給されても、それがデータの読み出し速度に影響を
与えないことを達成するものである。
されるデータのレベルが論理上のハイレベルであるとす
ると、データ線にはフリップフロツブ回路から不所望な
電流が供給されるが、当該電流は、データ読み出し動作
開始前の負荷素子のスイッチ動作により、リーク電流パ
スを介して流れることにより、そのときのデータ線のレ
ベルは、論理−ヒのハイレベル及びロウレベルの中間レ
ベルに維持され、それによって、当該データ線にロウレ
ベルのデータが読み出されるときに、その読みだしデー
タのロウレベル確定が遅延されるという事態を防止して
、メモリセルが結合されているデータ線に不所望な電荷
が供給されても、それがデータの読み出し速度に影響を
与えないことを達成するものである。
第１図は本発明に係る半導体記憶装置の１実施例を要部
によって示す回路図である。同図に示される半導体記憶
装置は、公知の半導体集積回路製造技術によって１つの
半導体基板に形成されたＥＥＰＲＯＭである。
によって示す回路図である。同図に示される半導体記憶
装置は、公知の半導体集積回路製造技術によって１つの
半導体基板に形成されたＥＥＰＲＯＭである。
本実施例のＥＥＰＲＯＭは、電気的に書き換え可能な不
揮発性半導体メモリセルがマトリクス配置されて成るメ
モリセルアレイを有するが、第１図には代表的に１つの
メモリセルＭＣが示されている。この電気的に書き換え
可能な不揮発性半導体メモリセルＭＣは、Ｎチャンネル
型の選択ＭＯＳＦＥＴＱＩ、電気的に書き換え可能にプ
ログラムされるＮチャンネル型ＭＮＯＳトランジスタＱ
２、及びＮチャンネル型分離用ＭＯＳＦＥＴＱ３が順次
直列接続されて構成され、その選択ＭＯ８ｒｉ’ Ｅ
Ｔ Ｑ １のドレイン電極は代表的に示されているデー
タ線Ｄ［、ｉに結合され、また、分離用ＭＯ８Ｆ）ζ］
゛Ｑ２のソース電極は回路の接地端子に結合されている
。選択ＭＯ８ＦＴ’：ＴＱＩのゲート電極は代表的に示
されているワード線ＷＬｊに結合され、また、ＭＮＯＳ
トランジスタＱ２のゲート電極は代表的に示されている
書き込み線ＰＬｉに結合され、更に、分離用ＭＯＳＦＥ
ＴＱ３のゲート電極は代表的に示されている制御線ＣＬ
ｉに結合されている６尚、実際には上記データ線は列方
向に複数本設けられ、メモリセルアレイにおける同一列
のメモリセルが当該列のデータ線に共通接続され、また
、上記ワード線、書き込み線、及び制御線は、行方向に
夫々複数本設けられていて。
揮発性半導体メモリセルがマトリクス配置されて成るメ
モリセルアレイを有するが、第１図には代表的に１つの
メモリセルＭＣが示されている。この電気的に書き換え
可能な不揮発性半導体メモリセルＭＣは、Ｎチャンネル
型の選択ＭＯＳＦＥＴＱＩ、電気的に書き換え可能にプ
ログラムされるＮチャンネル型ＭＮＯＳトランジスタＱ
２、及びＮチャンネル型分離用ＭＯＳＦＥＴＱ３が順次
直列接続されて構成され、その選択ＭＯ８ｒｉ’ Ｅ
Ｔ Ｑ １のドレイン電極は代表的に示されているデー
タ線Ｄ［、ｉに結合され、また、分離用ＭＯ８Ｆ）ζ］
゛Ｑ２のソース電極は回路の接地端子に結合されている
。選択ＭＯ８ＦＴ’：ＴＱＩのゲート電極は代表的に示
されているワード線ＷＬｊに結合され、また、ＭＮＯＳ
トランジスタＱ２のゲート電極は代表的に示されている
書き込み線ＰＬｉに結合され、更に、分離用ＭＯＳＦＥ
ＴＱ３のゲート電極は代表的に示されている制御線ＣＬ
ｉに結合されている６尚、実際には上記データ線は列方
向に複数本設けられ、メモリセルアレイにおける同一列
のメモリセルが当該列のデータ線に共通接続され、また
、上記ワード線、書き込み線、及び制御線は、行方向に
夫々複数本設けられていて。
メモリセルアレイにおける同一行のメモリセルが当該行
の各線に共通接続されている。
の各線に共通接続されている。
上記データ線Ｄ Ｌ ｉは、Ｎチャンネル型のカラムス
イッチＭＯ３ＦＥＴＱ４を介して共通データ線ＣＬ Ｉ
）に共通接続され、その共通データ線ＣＤＬには、図示
しない差動増幅型のセンスアンプなどが結合されている
。
イッチＭＯ３ＦＥＴＱ４を介して共通データ線ＣＬ Ｉ
）に共通接続され、その共通データ線ＣＤＬには、図示
しない差動増幅型のセンスアンプなどが結合されている
。
メモリセルに対するプログラム又はデータ読み出し時に
おけるメモリセルの選択は、行方向のメモリセルを選択
するためのアドレス信号が供給される図示しないロウア
ドレスデコーダ回路の出力による上記選択ＭＯＳＦＥＴ
ＱＩのスイッチ動作と、列方向のメモリセルを選択する
ためのアドレス信号が供給される図示しないカラムアド
レスデコーダ回路の出力による上記カラムスイッチＭＯ
ＳＦＥＴＱ４のスイッチ動作とによって行われる。
おけるメモリセルの選択は、行方向のメモリセルを選択
するためのアドレス信号が供給される図示しないロウア
ドレスデコーダ回路の出力による上記選択ＭＯＳＦＥＴ
ＱＩのスイッチ動作と、列方向のメモリセルを選択する
ためのアドレス信号が供給される図示しないカラムアド
レスデコーダ回路の出力による上記カラムスイッチＭＯ
ＳＦＥＴＱ４のスイッチ動作とによって行われる。
そのようにして選択されたメモリセルに対するプログラ
ム動作は、ＭＮＯＳトランジスタＱ２に対する論理「１
」の書き込み状態と、論理「０」の消去状態との２通り
の状態をプログラムする動作であり、そのプログラム動
作時においては、上記選択ＭＯＳＦＥＴＱＩはオン状態
にされると共に、分離用ＭＯＳＦＥＴＱ３はオフ状態に
され、基本的に、書き込み時には、選択されたＭＮＯＳ
トランジスタＱ２のゲート電極に正の高電圧が印加され
て、そのしきい値電圧が正の比較的大きな値にプログラ
ムされる。一方、消去動作時においては、選択されたＭ
ＮｏＳトランジスタＱ２のゲート電極に比較的低い電圧
が印加されて、そのしきい値電圧が小さな値にプログラ
ムされる。また、そのようにしてプログラムされたメモ
リセルからデータを読み出すときは、選択されたメモリ
セルの選択ＭＯＳＦＥＴＱＩ及び分離用ＭＯＳＦＥＴＱ
３は共にオン状態にされ、基本的には、選択されたＭＮ
ＯＳトランジスタＱ２ゲート電極に接地電位が供給され
る。そうすると、書き込みプログラムされているメモリ
セルに対してはドレイン電流が流れず、また、消去プロ
グラムされているメモリセルに対してはドレイン電流が
流れ、そのドレイン電流の有無が上記図示しないセンス
アンプによって判別されることにより、選択されたメモ
リセルのプログラム状態が判別される。
ム動作は、ＭＮＯＳトランジスタＱ２に対する論理「１
」の書き込み状態と、論理「０」の消去状態との２通り
の状態をプログラムする動作であり、そのプログラム動
作時においては、上記選択ＭＯＳＦＥＴＱＩはオン状態
にされると共に、分離用ＭＯＳＦＥＴＱ３はオフ状態に
され、基本的に、書き込み時には、選択されたＭＮＯＳ
トランジスタＱ２のゲート電極に正の高電圧が印加され
て、そのしきい値電圧が正の比較的大きな値にプログラ
ムされる。一方、消去動作時においては、選択されたＭ
ＮｏＳトランジスタＱ２のゲート電極に比較的低い電圧
が印加されて、そのしきい値電圧が小さな値にプログラ
ムされる。また、そのようにしてプログラムされたメモ
リセルからデータを読み出すときは、選択されたメモリ
セルの選択ＭＯＳＦＥＴＱＩ及び分離用ＭＯＳＦＥＴＱ
３は共にオン状態にされ、基本的には、選択されたＭＮ
ＯＳトランジスタＱ２ゲート電極に接地電位が供給され
る。そうすると、書き込みプログラムされているメモリ
セルに対してはドレイン電流が流れず、また、消去プロ
グラムされているメモリセルに対してはドレイン電流が
流れ、そのドレイン電流の有無が上記図示しないセンス
アンプによって判別されることにより、選択されたメモ
リセルのプログラム状態が判別される。
本実施例のＥ Ｅ Ｐ ＲＯＭにおいては、上記したよ
うにＭＮｏＳトランジスタを含むメモリセルに対するプ
ログラム状態を変更する場合、メモリセルアレイにおけ
る同一行のメモリセルに対するプログラム状態の変更を
一括して行うための構成が備えられている０例えば、代
表的に示されているデータ線Ｄ Ｌ ｉと電源端子Ｖｄ
ｄとの間に、Ｐチャンネル型プリチャージＭＯＳＦＥＴ
Ｑ５とＰチャンネル型カットオフＭＯＳＦＥＴＱ６とが
直列接続され、その結合ノードにフリップフロップ回路
によって構成されるデータラッチ回路ＤＬＴが結合され
ている。このデータラッチ回路ＤＬＴは、特に制限され
ないが、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＮチャンネ
ル型ＭＯＳＦＥＴＱ８から構成される相補型ＭＯＳイン
バータ回路と、Ｐチャンネル型ＭＯＳＦＥＴＱ９とＮチ
ャンネル型ＭＯ８Ｉ” Ｅ Ｔ Ｑ １０から構成され
る相補型ＭＯＳインバータ回路との入出力端子が相互に
交差結合されて構成されている。斯る構成において、メ
モリセルに対するプログラム状態の変更時には、先ず、
」〕記プリチャージＭＯＳＦＥＴＱ５及びカットオフＭ
ＯＳＦＥＴＱ６を共にオン状態にしてデータ線Ｉ〕■、
ｊを電源電圧レベルにプリチャージし、次いで、プリチ
ャージＭＯ３ＦＥＴＱ５をオフ状態にしてから、所定行
の各メモリセルからデータを一旦読み出してそれをデー
タラッチ回路ＤＬＴにラッチする。データラッチ回路Ｄ
ＬＴにラッチされたデータは、図示しない判別回路によ
り、新たにプログラムすべきデータとの一致、不一致が
判別され、不一致であるメモリセルに対してそのプロゲ
ラ１１状態を変更するようにされる。その場合に、デー
タラッチ回路ＤＬＴにラッチされるデータが論理上のハ
イレベルデータであるときは、当該データラッチ回路Ｄ
ＬＴは、そのときオン状態を採るＭＯＳＦＥＴＱ７を介
してデータ線ＤＬｉに電流を供給して、それを電源電圧
レベルまで不所望に充電することになる。
うにＭＮｏＳトランジスタを含むメモリセルに対するプ
ログラム状態を変更する場合、メモリセルアレイにおけ
る同一行のメモリセルに対するプログラム状態の変更を
一括して行うための構成が備えられている０例えば、代
表的に示されているデータ線Ｄ Ｌ ｉと電源端子Ｖｄ
ｄとの間に、Ｐチャンネル型プリチャージＭＯＳＦＥＴ
Ｑ５とＰチャンネル型カットオフＭＯＳＦＥＴＱ６とが
直列接続され、その結合ノードにフリップフロップ回路
によって構成されるデータラッチ回路ＤＬＴが結合され
ている。このデータラッチ回路ＤＬＴは、特に制限され
ないが、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＮチャンネ
ル型ＭＯＳＦＥＴＱ８から構成される相補型ＭＯＳイン
バータ回路と、Ｐチャンネル型ＭＯＳＦＥＴＱ９とＮチ
ャンネル型ＭＯ８Ｉ” Ｅ Ｔ Ｑ １０から構成され
る相補型ＭＯＳインバータ回路との入出力端子が相互に
交差結合されて構成されている。斯る構成において、メ
モリセルに対するプログラム状態の変更時には、先ず、
」〕記プリチャージＭＯＳＦＥＴＱ５及びカットオフＭ
ＯＳＦＥＴＱ６を共にオン状態にしてデータ線Ｉ〕■、
ｊを電源電圧レベルにプリチャージし、次いで、プリチ
ャージＭＯ３ＦＥＴＱ５をオフ状態にしてから、所定行
の各メモリセルからデータを一旦読み出してそれをデー
タラッチ回路ＤＬＴにラッチする。データラッチ回路Ｄ
ＬＴにラッチされたデータは、図示しない判別回路によ
り、新たにプログラムすべきデータとの一致、不一致が
判別され、不一致であるメモリセルに対してそのプロゲ
ラ１１状態を変更するようにされる。その場合に、デー
タラッチ回路ＤＬＴにラッチされるデータが論理上のハ
イレベルデータであるときは、当該データラッチ回路Ｄ
ＬＴは、そのときオン状態を採るＭＯＳＦＥＴＱ７を介
してデータ線ＤＬｉに電流を供給して、それを電源電圧
レベルまで不所望に充電することになる。
このようにしてデータ線ＤＬｉが予め不所望に充電され
た状態で、それに引き続いてデータ読み出し動作が開始
されるとき、当該データ線ＤＬｉにロウレベルのデータ
が読み出されると、そのデータ線ＤＬＬは、選択された
メモリセルを介して電源電圧レベルから接地レベルまで
放電されなければならず、それによって、読みだしデー
タのロウレベル確定が遅延されるおそれがあるが、本実
施例においては、そのような読み出しデータレベルの確
定遅延を防止するために、各データ線Ｄ Ｌｉに、接地
端子に至るリーク電流パスＬＰを結合すると共に、デー
タの読み出し開始前におけるデータｌＱ Ｄ Ｌ ｉの
充電電位を、読み出しデータのハイレベル及びロウレベ
ルに対して中間の電位に維持可能なＰチャンネル型負荷
ＭＯＳＦＥＴＱＩ １を上記リーク電流パスＬＰに介在
させる。上記負荷ＭＯＳＦＥＴＱＩＩのゲート電極には
、ｆ１！源端子Ｖｄｄと接地端子との・間に直列接続さ
れた１対のＰチャンネル型コントロールＭＯＳＦＥＴＱ
Ｉ２及びＱ１３の結合ノードに接続されている。コント
ロールＭＯＳＦＥＴＱＩ ２は制御信号φ１によってス
イッチ制御され、また、コントロールＭＯＳＦＥＴＱ１
３は制御信号φ２によってスイッチ制御されるが、メモ
リセルに対するプログラム時に上記プリチャージＭＯ５
ＦＥＴＱ５が制御信号φ３によってオフ状態にされ、且
つ、カットオフＭＯＳＦＥＴＱ６が制御信号φ４によっ
てオン状態にされているとき、それに呼応して制御信号
φ１及びφ２は共にロウレベルにされる。それによって
、１対のコントロールＭＯＳＦＥＴＱＩ ２及びＱ１３
がオン状態にされることにより、負荷ＭＯＳＦＥＴＱｔ
ｌのゲート電極には、概ね接地電位に対してコントロー
ルＭＯ５ＦＥＴＱ１３のしきい値電圧分だけ電源電圧側
にシフトした電位が供給される。したがって、負荷ＭＯ
ＳＦＥＴＱ１１は、そのときのゲート電圧に応じたスイ
ッチ状態が達成されることになるので、そのスイッチ状
態は、非飽和領域においてオン・オフ状態の概ね中間状
態とされる。斯るスイッチ状態における負荷ＭＯＳＦＥ
ＴＱＩＩのコンダクタンスは、上記オン状態にスイッチ
制御されているＭＯＳＦＥＴＱ７からデータ線ＤＬｉに
供給される充電電流をある程度流しながら、そのデータ
線ＤＬｉのレベルを電源電圧レベルと接地レベルとの概
ね中間のレベルに維持するように設定されている。
た状態で、それに引き続いてデータ読み出し動作が開始
されるとき、当該データ線ＤＬｉにロウレベルのデータ
が読み出されると、そのデータ線ＤＬＬは、選択された
メモリセルを介して電源電圧レベルから接地レベルまで
放電されなければならず、それによって、読みだしデー
タのロウレベル確定が遅延されるおそれがあるが、本実
施例においては、そのような読み出しデータレベルの確
定遅延を防止するために、各データ線Ｄ Ｌｉに、接地
端子に至るリーク電流パスＬＰを結合すると共に、デー
タの読み出し開始前におけるデータｌＱ Ｄ Ｌ ｉの
充電電位を、読み出しデータのハイレベル及びロウレベ
ルに対して中間の電位に維持可能なＰチャンネル型負荷
ＭＯＳＦＥＴＱＩ １を上記リーク電流パスＬＰに介在
させる。上記負荷ＭＯＳＦＥＴＱＩＩのゲート電極には
、ｆ１！源端子Ｖｄｄと接地端子との・間に直列接続さ
れた１対のＰチャンネル型コントロールＭＯＳＦＥＴＱ
Ｉ２及びＱ１３の結合ノードに接続されている。コント
ロールＭＯＳＦＥＴＱＩ ２は制御信号φ１によってス
イッチ制御され、また、コントロールＭＯＳＦＥＴＱ１
３は制御信号φ２によってスイッチ制御されるが、メモ
リセルに対するプログラム時に上記プリチャージＭＯ５
ＦＥＴＱ５が制御信号φ３によってオフ状態にされ、且
つ、カットオフＭＯＳＦＥＴＱ６が制御信号φ４によっ
てオン状態にされているとき、それに呼応して制御信号
φ１及びφ２は共にロウレベルにされる。それによって
、１対のコントロールＭＯＳＦＥＴＱＩ ２及びＱ１３
がオン状態にされることにより、負荷ＭＯＳＦＥＴＱｔ
ｌのゲート電極には、概ね接地電位に対してコントロー
ルＭＯ５ＦＥＴＱ１３のしきい値電圧分だけ電源電圧側
にシフトした電位が供給される。したがって、負荷ＭＯ
ＳＦＥＴＱ１１は、そのときのゲート電圧に応じたスイ
ッチ状態が達成されることになるので、そのスイッチ状
態は、非飽和領域においてオン・オフ状態の概ね中間状
態とされる。斯るスイッチ状態における負荷ＭＯＳＦＥ
ＴＱＩＩのコンダクタンスは、上記オン状態にスイッチ
制御されているＭＯＳＦＥＴＱ７からデータ線ＤＬｉに
供給される充電電流をある程度流しながら、そのデータ
線ＤＬｉのレベルを電源電圧レベルと接地レベルとの概
ね中間のレベルに維持するように設定されている。
したがって、データラッチ回路ＤＬＴを介してメモリセ
ルに対するプログラム状態を変更する場合に、データラ
ッチ回路ＤＬＴにラッチされるデータが論理上のハイレ
ベルデータであるとき、それに呼応してオン状態を採る
ＭＯ５ＦＥＴＱ７を介してデータ線ＤＬＬに電流が供給
されても、そのデータ線Ｄ Ｌ ｉの電位は、概ね電源
電圧レベルと接地レベルとの中間のレベルに維持される
から、それに引き続いてデータ読み出し動作が開始され
るとき、当該データ線ＤＬＬにロウレベル或いはハイレ
ベルの何れのデータが読み出されても、言い換えるなら
、書き込みプログラム状態のＭＮＯＳトランジスタが選
択されてドレイン電流が流れなくても、また、消去プロ
グラム状態のＭＮＯＳトランジスタが選択されてドレイ
ン電流が流れても、そのデータ線ＤＬｉのレベルは、選
択されたＭＮＯ８トランジスタのプログラム状態に応じ
て即座に充放電されて、読み出しデータレベルの確定時
期が早められる。
ルに対するプログラム状態を変更する場合に、データラ
ッチ回路ＤＬＴにラッチされるデータが論理上のハイレ
ベルデータであるとき、それに呼応してオン状態を採る
ＭＯ５ＦＥＴＱ７を介してデータ線ＤＬＬに電流が供給
されても、そのデータ線Ｄ Ｌ ｉの電位は、概ね電源
電圧レベルと接地レベルとの中間のレベルに維持される
から、それに引き続いてデータ読み出し動作が開始され
るとき、当該データ線ＤＬＬにロウレベル或いはハイレ
ベルの何れのデータが読み出されても、言い換えるなら
、書き込みプログラム状態のＭＮＯＳトランジスタが選
択されてドレイン電流が流れなくても、また、消去プロ
グラム状態のＭＮＯＳトランジスタが選択されてドレイ
ン電流が流れても、そのデータ線ＤＬｉのレベルは、選
択されたＭＮＯ８トランジスタのプログラム状態に応じ
て即座に充放電されて、読み出しデータレベルの確定時
期が早められる。
尚、上記制御信号φ１及びφ２は、読み出し動作中にお
いては夫々ロウレベル及びハイレベルにされ、それによ
って負荷ＭＯＳＦＥＴＱＩＩは完全にオフ状態にされる
から、当該負荷ＭＯＳＦＥＴＱＬＩが読み出しデータの
レベルに影響を与えることはない。
いては夫々ロウレベル及びハイレベルにされ、それによ
って負荷ＭＯＳＦＥＴＱＩＩは完全にオフ状態にされる
から、当該負荷ＭＯＳＦＥＴＱＬＩが読み出しデータの
レベルに影響を与えることはない。
上記実施例によれば以下の作用効果を得るものである。
（１）データラッチ回路ＤＬＴを介してメモリセルに対
するプログラム状態を変更する場合に、データラッチ回
路ＤＬＴにラッチされるデータが論理上のハイレベルデ
ータであるとき、それに呼応してオン状態を採るＭＯＳ
ＦＥＴＱ７を介してデータ線ＤＬｉに電流が供給されて
も、そのデータ線Ｄ Ｉ、 ｉの電位は、オン状態のコ
ントロールＭＯＳＦＥＴＱ１３のしきい値電圧分だけ電
源電圧側にシフトした電位が供給される負荷ＭＯＳＦＥ
ＴＱｌｌの中間的なオン・オフスイッチ状態により、概
ね電源電圧レベルと接地レベルとの中間のレベルに維持
されるから、それに引き続いてデータ読み出し動作が開
始されるとき、当該データ線１）Ｌｉにロウレベル或い
はハイレベルの何れのデータが読み出されても、そのデ
ータ線ＤＬｉのレベルは１選択されたＭＮＯＳトランジ
スタのプログラム状態に応じて即座に充放電されて、読
み出しデータレベルの早期確定を達成することができる
。
するプログラム状態を変更する場合に、データラッチ回
路ＤＬＴにラッチされるデータが論理上のハイレベルデ
ータであるとき、それに呼応してオン状態を採るＭＯＳ
ＦＥＴＱ７を介してデータ線ＤＬｉに電流が供給されて
も、そのデータ線Ｄ Ｉ、 ｉの電位は、オン状態のコ
ントロールＭＯＳＦＥＴＱ１３のしきい値電圧分だけ電
源電圧側にシフトした電位が供給される負荷ＭＯＳＦＥ
ＴＱｌｌの中間的なオン・オフスイッチ状態により、概
ね電源電圧レベルと接地レベルとの中間のレベルに維持
されるから、それに引き続いてデータ読み出し動作が開
始されるとき、当該データ線１）Ｌｉにロウレベル或い
はハイレベルの何れのデータが読み出されても、そのデ
ータ線ＤＬｉのレベルは１選択されたＭＮＯＳトランジ
スタのプログラム状態に応じて即座に充放電されて、読
み出しデータレベルの早期確定を達成することができる
。
（２）上記作用効果より、ＥＥＰＲＯＭにおけるアクセ
ス時間の短縮化に寄与することができる。
ス時間の短縮化に寄与することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
例えば、上記実施例では、Ｐチャネル型の負荷ＭＯＳＦ
ＥＴをスイッチ制御するコントロールＭＯＳＦＥＴとし
て直列接続した１対のＰチャンネル型ＭＯＳＦＥＴを用
いたが、それに限定されるものではなく、当該Ｐチャネ
ル型の負荷ＭＯＳＦＥＴのゲート？！！極に、それを中
間的なオン・オフスイッチ状態にし得る電位を選択的に
供給可能な種々の回路構成に変更することができる。ま
た、ラッチ回路は上記実施例で説明した相補型ＭＯ８回
路による構成に限定されずに種々変更可能である。
ＥＴをスイッチ制御するコントロールＭＯＳＦＥＴとし
て直列接続した１対のＰチャンネル型ＭＯＳＦＥＴを用
いたが、それに限定されるものではなく、当該Ｐチャネ
ル型の負荷ＭＯＳＦＥＴのゲート？！！極に、それを中
間的なオン・オフスイッチ状態にし得る電位を選択的に
供給可能な種々の回路構成に変更することができる。ま
た、ラッチ回路は上記実施例で説明した相補型ＭＯ８回
路による構成に限定されずに種々変更可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＥＩ） ＲＯＭに
適用した場合について説明したが、それに限定されるも
のではなく１種々の半導体記憶裂れに適用することがで
きる０本発明は、少なくとも、データ線に不所望な充電
電荷が供給され得る条件のものに適用することができる
。
をその背景となった利用分野であるＥＥＩ） ＲＯＭに
適用した場合について説明したが、それに限定されるも
のではなく１種々の半導体記憶裂れに適用することがで
きる０本発明は、少なくとも、データ線に不所望な充電
電荷が供給され得る条件のものに適用することができる
。
本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、メモリセルが結合されたデータ線にリーク電
流パスを結合すると共に、データの読み出し開始前にお
けるデータ線の充電電位を、読み出しデータのハイレベ
ル及びロウレベルに対して所望の中間電位に維持するス
イッチ制御可能な負荷素子を上記リーク電流パスに介在
させるものであるから、データ線に不所望な充ｆｆｉ電
流が供給されても、当該電流は、データ読み出し動作開
始前の負荷素子のスイッチ動作により、リーク電流パス
を介して流されることにより、そのときのデータ線のレ
ベルは、論理上のハイレベル及びロウレベルの中間レベ
ルに維持され、それによって、当該データ線にロウレベ
ルのデータが読み出されるときに、その読み出しデータ
のロウレベル確定時期の遅延を防止し、その結果として
、メモリセルが結合されているデータ線に不所望な充電
電荷が供給されても、それがデータの読み出し速度に影
響を与えないようにすることができる。
流パスを結合すると共に、データの読み出し開始前にお
けるデータ線の充電電位を、読み出しデータのハイレベ
ル及びロウレベルに対して所望の中間電位に維持するス
イッチ制御可能な負荷素子を上記リーク電流パスに介在
させるものであるから、データ線に不所望な充ｆｆｉ電
流が供給されても、当該電流は、データ読み出し動作開
始前の負荷素子のスイッチ動作により、リーク電流パス
を介して流されることにより、そのときのデータ線のレ
ベルは、論理上のハイレベル及びロウレベルの中間レベ
ルに維持され、それによって、当該データ線にロウレベ
ルのデータが読み出されるときに、その読み出しデータ
のロウレベル確定時期の遅延を防止し、その結果として
、メモリセルが結合されているデータ線に不所望な充電
電荷が供給されても、それがデータの読み出し速度に影
響を与えないようにすることができる。
第１図は本発明に係る半導体記憶装置の１実施例を要部
によって示す回路図である。
によって示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、メモリセルが結合されたデータ線にリーク電流パス
を結合すると共に、データの読み出し開始前におけるデ
ータ線の充電電位を、読み出しデータのハイレベル及び
ロウレベルに対して所望の中間電位に維持させるスイッ
チ制御可能な負荷素子を上記リーク電流パスに介在させ
たことを特徴とする半導体記憶装置。 ２、上記スイッチ制御可能な負荷素子は、Ｐチャンネル
型ＭＯＳＦＥＴであり、当該ＭＯＳＦＥＴのゲート電極
には、データ読み出し開始前に夫々オン状態を採り得る
直列接続された１対のＰチャンネル型コントロールＭＯ
ＳＦＥＴの結合ノードが接続されてなるものであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 ３、上記データ線は、電気的に書き換え可能な不揮発性
半導体メモリセルが結合されると共に、当該メモリセル
のプログラム状態に応じたデータを書き換えのためにラ
ッチ可能なフリップフロップ回路が結合されて成るもの
であることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3554787A JP2595228B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3554787A JP2595228B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204597A true JPS63204597A (ja) | 1988-08-24 |
| JP2595228B2 JP2595228B2 (ja) | 1997-04-02 |
Family
ID=12444753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3554787A Expired - Fee Related JP2595228B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595228B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301100A (ja) * | 1989-05-16 | 1990-12-13 | Fujitsu Ltd | センスアンプ回路 |
| JPH0428096A (ja) * | 1990-05-23 | 1992-01-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
-
1987
- 1987-02-20 JP JP3554787A patent/JP2595228B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301100A (ja) * | 1989-05-16 | 1990-12-13 | Fujitsu Ltd | センスアンプ回路 |
| JPH0428096A (ja) * | 1990-05-23 | 1992-01-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595228B2 (ja) | 1997-04-02 |
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Legal Events
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